公开(公告)号：CN1197160C

公开(公告)日：2005-04-13

申请号：CN02146823.0

申请日：2002-10-11

Applicant: 株式会社东芝

Inventor： 親松尚人

IPC: H01L27/088 ,  H01L21/822

CPC classification number: H01L27/10894 ,  H01L21/28123 ,  H01L21/32139 ,  H01L21/823456 ,  H01L21/823462 ,  H01L21/82385 ,  H01L27/0207 ,  H01L27/10873 ,  H01L27/10897 ,  H01L29/6656 ,  Y10S257/90

Abstract: 本发明的特征在于：用由勒本松法得到的Trim掩模和Alt掩模形成具有不同膜厚的栅极后氧化膜的2种微细的MOS晶体管。具备：具有栅极宽度Le的栅极电极28、和设置在该栅极电极的周围侧面上的栅极后氧化膜30的第1MOS晶体管；具有比上述第1MOS晶体管的栅极电极的栅极宽度Le小的栅极宽度Li的栅极电极32，和设置在该栅极电极的周围侧面上、至少一部分与上述栅极后氧化膜30不同的膜厚的栅极后氧化膜33的第2MOS晶体管。

公开(公告)号：CN1412848A

公开(公告)日：2003-04-23

申请号：CN02146823.0

申请日：2002-10-11

Applicant: 株式会社东芝

Inventor： 親松尚人

IPC: H01L27/088 ,  H01L21/822

CPC classification number: H01L27/10894 ,  H01L21/28123 ,  H01L21/32139 ,  H01L21/823456 ,  H01L21/823462 ,  H01L21/82385 ,  H01L27/0207 ,  H01L27/10873 ,  H01L27/10897 ,  H01L29/6656 ,  Y10S257/90

Abstract: 本发明的特征在于：用由勒本松法得到的Trim掩模和Alt掩模形成具有不同膜厚的栅极后氧化膜的2种微细的MOS晶体管。具备：具有栅极宽度Le的栅极电极28、和设置在该栅极电极的周围侧面上的栅极后氧化膜30的第1MOS晶体管；具有比上述第1 MOS晶体管的栅极电极的栅极宽度Le小的栅极宽度Li的栅极电极32，和设置在该栅极电极的周围侧面上、至少一部分与上述栅极后氧化膜30不同的膜厚的栅极后氧化膜33的第2 MOS晶体管。

公开(公告)号：CN1411033A

公开(公告)日：2003-04-16

申请号：CN02143261.9

申请日：2002-09-25

Applicant: 株式会社东芝

Inventor： 永野元 ,  山田敬 ,  佐藤力 ,  水岛一郎 ,  親松尚人

IPC: H01L21/00 ,  H01L21/302

CPC classification number: H01L27/1203 ,  H01L21/84

Abstract: 本发明提供了一种表面的晶体缺陷少，且具有在有SOI的结构的区域与没有SOI结构的区域之间没有段差的平坦表面的半导体装置用衬底的制造方法及半导体装置用衬底。该方法包括：掩模层形成步骤，借助绝缘层22，在与半导体衬底12绝缘的半导体层上形成被形成图案的掩模层35、42；沟槽形成步骤，依据掩模层的图案蚀刻半导体层，形成向上述绝缘层贯通的沟槽54；保护部形成步骤，蚀刻比绝缘层的厚度薄的堆积于半导体衬底上的保护层，形成包覆沟槽侧面的侧壁保护部94；蚀刻步骤，从沟槽的底面开始到半导体衬底蚀刻绝缘层；以及单晶体层形成步骤，从通过绝缘层的蚀刻露出的半导体衬底的表面开始生成单晶体层52。

公开(公告)号：CN100342539C

公开(公告)日：2007-10-10

申请号：CN02149518.1

申请日：2002-09-27

Applicant: 株式会社东芝

Inventor： 山田敬 ,  永野元 ,  水島一郎 ,  佐藤力 ,  親松尚人 ,  新田伸一

IPC: H01L27/00

CPC classification number: H01L27/10894 ,  H01L21/76264 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/10832 ,  H01L27/10861 ,  H01L27/1203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 半导体装置具有：支持基片；在支持基片上的块状成长层形成第1元件的块状元件区域；在支持基片的埋入绝缘膜上的硅层形成元件的SOI元件区域；位于这些区域的边界的边界层。在块状成长层形成元件的块状元件区域的元件形成面，与在埋入绝缘膜上的硅层形成元件的SOI元件区域的元件形成面高度大致相等。

公开(公告)号：CN1229853C

公开(公告)日：2005-11-30

申请号：CN02143261.9

申请日：2002-09-25

Applicant: 株式会社东芝

Inventor： 永野元 ,  山田敬 ,  佐藤力 ,  水岛一郎 ,  親松尚人

IPC: H01L21/00 ,  H01L21/302

CPC classification number: H01L27/1203 ,  H01L21/84

Abstract: 本发明提供了一种表面的晶体缺陷少，且具有在有SOI的结构的区域与没有SOI结构的区域之间没有段差的平坦表面的半导体装置用衬底的制造方法及半导体装置用衬底。该方法包括：掩模层形成步骤，借助绝缘层(22)，在与半导体衬底(12)绝缘的半导体层上形成被形成图案的掩模层(35、42)；沟槽形成步骤，依据掩模层的图案蚀刻半导体层，形成向上述绝缘层贯通的沟槽(54)；保护部形成步骤，蚀刻比绝缘层的厚度薄的堆积于半导体衬底上的保护层，形成包覆沟槽侧面的侧壁保护部(94)；蚀刻步骤，从沟槽的底面开始到半导体衬底蚀刻绝缘层；以及单晶体层形成步骤，从通过绝缘层的蚀刻露出的半导体衬底的表面开始生成单晶体层(52)。

公开(公告)号：CN1411066A

公开(公告)日：2003-04-16

申请号：CN02149518.1

申请日：2002-09-27

Applicant: 株式会社东芝

Inventor： 山田敬 ,  永野元 ,  水島一郎 ,  佐藤力 ,  親松尚人 ,  新田伸一

IPC: H01L27/00

CPC classification number: H01L27/10894 ,  H01L21/76264 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/10832 ,  H01L27/10861 ,  H01L27/1203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 半导体装置具有：支持基片；在支持基片上的块状成长层形成第1元件的块状元件区域；在支持基片的埋入绝缘膜上的硅层形成元件的SOI元件区域；位于这些区域的边界的边界层。在块状成长层形成元件的块状元件区域的元件形成面，与在埋入绝缘膜上的硅层形成元件的SOI元件区域的元件形成面高度大致相等。