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公开(公告)号：CN113284898B
公开(公告)日：2024-09-10
申请号：CN202110124261.4
申请日：2021-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B12/00
Abstract: 半导体器件包括半导体衬底，并且金属栅极对从半导体衬底向上延伸。第一沟道区域和第二沟道区域设置在金属栅极对的内侧壁之间。第一漏极区域和第二漏极区域分别设置在金属栅极对的内侧壁之间，并且分别设置在第一沟道区域和第二沟道区域正上方。第一源极区域和第二源极区域分别设置在第一沟道区域和第二沟道区域正下方的金属栅极对的内侧壁之间。电容器介电结构设置在第一源极区域和第二源极区域下方。底部电容器电极设置在电容器电介质下方。电容器介电结构将第一漏极区域和第二漏极区域与底部电容器电极分隔开。本申请的实施例还涉及形成半导体器件的方法。
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公开(公告)号：CN111129293B
公开(公告)日：2024-01-30
申请号：CN201911039176.7
申请日：2019-10-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 马礼修 , 林仲德 , 荷尔本·朵尔伯斯 , 马库斯·约翰内斯·亨里克斯·凡·达尔
Abstract: 本申请的一些实施例涉及集成芯片，包括存储器件。存储器件包括设置在半导体衬底上的底部电极。上部电极设置在底部电极上。插入式金属/介电结构夹在底部电极和上部电极之间。插入式金属/介电结构包括在底部电极上方的下介电层、在下介电层上方的上介电层以及将上介电层与下介电层分开的第一金属层。本申请的实施例提供了集成芯片以及用于形成集成芯片的方法。
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公开(公告)号：CN114927563A
公开(公告)日：2022-08-19
申请号：CN202210019105.6
申请日：2022-01-10
Applicant: 台湾积体电路制造股份有限公司
Inventor： 马可·范·达尔 , 荷尔本·朵尔伯斯 , 乔治奥斯·韦理安尼堤斯 , 马礼修
IPC: H01L29/24 , H01L29/786 , H01L21/34
Abstract: 半导体器件包括沟道层、源极/漏极接触件和第一阻挡衬垫。沟道层包括氧化物半导体材料。源极/漏极接触件设置为与沟道层电接触。第一阻挡衬垫分别围绕源极/漏极接触件，并且包括氢阻挡材料以防止氢通过第一阻挡衬垫扩散至沟道层。本申请的实施例还涉及半导体结构和用于制造半导体器件的方法。
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公开(公告)号：CN113421895A
公开(公告)日：2021-09-21
申请号：CN202110705545.2
申请日：2021-06-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供一种存储器器件和制造方法以及存储器结构。所述存储器器件包括衬底、晶体管和存储单元。所述衬底具有半导体器件和设置在所述半导体器件上的介电结构。所述晶体管设置在所述介电结构之上并与所述半导体器件电耦合。所述半导体器件包括栅极、沟道层、多个源极和漏极区、和栅极介电层与第一铁电层的堆叠。所述栅极和所述多个源极和漏极区设置在所述介电结构之上。所述沟道层位于所述多个源极和漏极区之间。所述栅极介电层与第一铁电层的堆叠设置在所述栅极与所述沟道层之间。所述存储单元设置在所述晶体管之上并电连接到所述多个源极和漏极区中的一者。所述存储单元包括铁磁层或第二铁电层。
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公开(公告)号：CN113380899A
公开(公告)日：2021-09-10
申请号：CN202110604364.0
申请日：2021-05-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/786 , H01L29/06 , H01L29/10 , H01L29/423 , H01L21/34
Abstract: 半导体器件包括：第一介电层；栅电极，嵌入在第一介电层内；层堆叠件，包括栅极介电层；沟道层，包括半导体金属氧化物材料；以及第二介电层；以及源电极和漏电极，嵌入在第二介电层中并且接触沟道层的顶面的相应部分。栅电极、栅极介电层、沟道层、源电极和漏电极的组合形成晶体管。沟道层的位于栅电极上面的底面的外围的总长度等于栅电极的宽度或是栅电极的宽度的两倍，并且栅电极材料在沟道层侧壁上的再溅射最小化。本申请的实施例还涉及半导体结构、晶体管和形成晶体管器件的方法。
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公开(公告)号：CN113299759A
公开(公告)日：2021-08-24
申请号：CN202110571787.7
申请日：2021-05-25
Applicant: 台湾积体电路制造股份有限公司
Inventor： 马可范达尔 , 布兰汀杜里兹 , 乔治奥斯韦理安尼堤斯 , 荷尔本朵尔伯斯 , 马礼修
Abstract: 一种晶体管包括第一栅极电极、复合沟道层、第一栅极介电层以及源极/漏极接触件。复合沟道层在第一栅极电极上，且包括依序堆叠的第一覆盖层、结晶半导体氧化物层以及第二覆盖层。第一栅极介电层位于第一栅极电极与复合沟道层之间。源极/漏极接触件设置在复合沟道层上。
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公开(公告)号：CN111129019A
公开(公告)日：2020-05-08
申请号：CN201911029260.0
申请日：2019-10-28
Applicant: 台湾积体电路制造股份有限公司
Inventor： 麦特西亚斯·帕斯拉克 , 布莱戴恩·杜瑞兹 , 乔治·凡利亚尼提斯 , 荷尔本·朵尔伯斯 , 马库斯·琼斯·亨利库斯·范达尔 , 马汀·克里斯多福·荷兰 , 马礼修
IPC: H01L27/11517 , H01L27/11568
Abstract: 一种半导体装置，包括介电层、在介电层上方的晶体氧化镁层、在晶体氧化镁层上方的晶体半导体通道层、至少部分重叠晶体半导体层的栅极结构以及与晶体半导体通道层相邻的源极/漏极区域。
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公开(公告)号：CN113488539B
公开(公告)日：2025-01-14
申请号：CN202110619997.9
申请日：2021-06-03
Applicant: 台湾积体电路制造股份有限公司
Inventor： 乔治奥斯·韦理安尼堤斯 , 吕俊颉 , 杨世海 , 马礼修
Abstract: 提供了一种半导体器件及其制造方法。该半导体器件包括栅极层、低掺杂半导体层、晶体铁电层以及源极端子和漏极端子。晶体铁电层设置在栅极层和低掺杂半导体层之间。源极端子和漏极端子设置在低掺杂半导体层上。
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公开(公告)号：CN113380899B
公开(公告)日：2024-09-24
申请号：CN202110604364.0
申请日：2021-05-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/786 , H01L29/06 , H01L29/10 , H01L29/423 , H01L21/34
Abstract: 半导体器件包括：第一介电层；栅电极，嵌入在第一介电层内；层堆叠件，包括栅极介电层；沟道层，包括半导体金属氧化物材料；以及第二介电层；以及源电极和漏电极，嵌入在第二介电层中并且接触沟道层的顶面的相应部分。栅电极、栅极介电层、沟道层、源电极和漏电极的组合形成晶体管。沟道层的位于栅电极上面的底面的外围的总长度等于栅电极的宽度或是栅电极的宽度的两倍，并且栅电极材料在沟道层侧壁上的再溅射最小化。本申请的实施例还涉及半导体结构、晶体管和形成晶体管器件的方法。
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公开(公告)号：CN112331762B
公开(公告)日：2024-09-06
申请号：CN202010772320.4
申请日：2020-08-04
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，本发明涉及集成电路。集成电路具有设置在衬底上方的介电结构内的磁隧道结(MTJ)器件。MTJ器件具有设置在第一电极和第二电极之间的MTJ。第一单极选择器设置在介电结构内并且耦合到第一电极。第一单极选择器配置为允许电流沿第一方向流过MTJ器件。第二单极选择器设置在介电结构内并且耦合到第一电极。第二单极选择器配置为允许电流沿与第一方向相反的第二方向流过MTJ器件。本发明的实施例还涉及集成芯片及其形成方法。
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