公开(公告)号：CN116157005A

公开(公告)日：2023-05-23

申请号：CN202210466103.1

申请日：2022-04-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 乔治奥斯韦理安尼堤斯 ,  马可范 ,  达尔 ,  荷尔本朵尔伯斯

IPC: H10N97/00 ,  H10B53/00

Abstract: 本揭露涉及一种包括铁电层的集成芯片。铁电层包括铁电材料。第一松弛层包括与铁电材料不同的第一材料，且位于铁电层的第一侧上。第二松弛层包括与铁电材料不同的第二材料，且位于铁电层的第二侧上，第二侧与第一侧相对。第一松弛层的杨氏模量小于铁电层的杨氏模量。

公开(公告)号：CN113299662A

公开(公告)日：2021-08-24

申请号：CN202110577128.4

申请日：2021-05-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕俊颉 ,  乔治奥斯韦理安尼堤斯 ,  马可范达尔 ,  杨世海 ,  林佑明

IPC: H01L27/11587 ,  H01L27/1159 ,  H01L27/11597

Abstract: 一种器件包括多层堆叠、沟道层、铁电层及缓冲层。所述多层堆叠设置在衬底上且包括交替堆叠的多个导电层及多个介电层。沟道层穿透过所述多个导电层及所述多个介电层。铁电层设置在沟道层与所述多个导电层及所述多个介电层中的每一者之间。缓冲层包括金属氧化物，且缓冲层中的一者设置在所述铁电层与所述多个介电层中的每一者之间。

公开(公告)号：CN113299759A

公开(公告)日：2021-08-24

申请号：CN202110571787.7

申请日：2021-05-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 马可范达尔 ,  布兰汀杜里兹 ,  乔治奥斯韦理安尼堤斯 ,  荷尔本朵尔伯斯 ,  马礼修

IPC: H01L29/78 ,  H01L29/10

Abstract: 一种晶体管包括第一栅极电极、复合沟道层、第一栅极介电层以及源极/漏极接触件。复合沟道层在第一栅极电极上，且包括依序堆叠的第一覆盖层、结晶半导体氧化物层以及第二覆盖层。第一栅极介电层位于第一栅极电极与复合沟道层之间。源极/漏极接触件设置在复合沟道层上。

公开(公告)号：CN113394296A

公开(公告)日：2021-09-14

申请号：CN202110654837.8

申请日：2021-06-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 乔治奥斯韦理安尼堤斯

IPC: H01L29/78 ,  H01L29/10 ,  H01L21/34

Abstract: 提供一种半导体器件及其制造方法。栅极结构以及源极端子和漏极端子位于绝缘介电层中，并且源极端子和漏极端子分别位于栅极结构的两个相对端处。沟道区夹置在栅极结构与源极端子和漏极端子之间且环绕栅极结构。沟道区在源极端子与漏极端子之间延伸。

公开(公告)号：CN220965494U

公开(公告)日：2024-05-14

申请号：CN202322444002.7

申请日：2023-09-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 乔治奥斯韦理安尼堤斯 ,  荷尔本朵尔伯斯

IPC: H10B51/20 ,  H10B51/30

Abstract: 本实用新型的各种实施例涉及一种集成芯片。源极/漏极由与介电层交错的水平导电层提供。每个垂直列中的FeFETs的沟道由例如是半导体的垂直长条的连续半导体层提供。另一个垂直长条可能提供垂直列中的FeFETs的铁电体层。栅极由并联连接栅极的控制栅极结构提供。多个垂直列的源极/漏极可以并联连接。多个层级的源极/漏极也可以并联连接。这种结构提供高面积密度，在电路设计中增加了额外的自由度，并适合于氧化物半导体沟道的使用。

公开(公告)号：CN220400598U

公开(公告)日：2024-01-26

申请号：CN202321098666.6

申请日：2023-05-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 荷尔本朵尔伯斯 ,  奥雷斯特马迪亚 ,  乔治奥斯韦理安尼堤斯 ,  马可范达尔

IPC: H01L29/78 ,  H01L23/48 ,  H01L23/528 ,  H01L27/088

Abstract: 本实用新型提供一种装置及其形成方法。所述装置包括衬底、设置在衬底上方的源极/漏极区、设置在衬底上方的铁电层、与铁电层接触的栅电极、设置在栅电极的第一端的第一导电接点，以及设置在与栅电极的第一端相对的第二端的第二导电接点。第一导电接点和第二导电接点被配置为允许电流从第一导电接点通过栅电极流到第二导电接点。

公开(公告)号：CN222692191U

公开(公告)日：2025-03-28

申请号：CN202420589213.1

申请日：2024-03-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 荷尔本朵尔伯斯 ,  乔治奥斯韦理安尼堤斯 ,  马可范达尔 ,  林佑明 ,  奥雷斯特马迪亚

IPC: H10B41/30 ,  H10D30/68

Abstract: 本实用新型的各种实施例是关于一种闪存单元及包括其的积体组件，所述积体组件包括：位于基底之上的控制闸极，控制闸极具有第一长度；位于控制闸极上的穿隧介电质；具有第二长度且位于穿隧介电质上的浮置闸极，穿隧介电质分隔控制闸极与浮置闸极；位于浮置闸极上的阻挡介电质；位于阻挡介电质上的通道，阻挡介电质分隔通道与浮置闸极；以及位于通道上的源极/汲极端子，其中控制闸极的第一长度小于浮置闸极的第二长度。