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公开(公告)号：CN112242489B
公开(公告)日：2024-12-27
申请号：CN202010041201.1
申请日：2020-01-15
Applicant: 台湾积体电路制造股份有限公司
Inventor： 麦特西亚斯·帕斯拉克 , 马库斯·约翰内斯·亨里克斯·凡·达尔 , 堤姆斯·文森 , 乔治·瓦伦提斯
Abstract: 在形成全环栅场效应晶体管(GAA FET)的方法中，形成鳍结构。鳍结构包括多个堆叠结构，每个堆叠结构包括介电层、位于介电层上方的CNT、位于CNT上方的支撑层。在鳍结构上方形成牺牲栅极结构，形成隔离绝缘层，通过图案化隔离绝缘层来形成源极/漏极开口，从源极/漏极开口中的多个堆叠结构的每个去除支撑层，并且在源极/漏极开口中形成源极/漏极接触层。形成源极/漏极接触件，使得源极/漏极接触件仅与CNT的部分直接接触，并且介电层的部分设置在源极/漏极接触件与CNT之间。本发明的实施例还涉及具有全环栅场效应晶体管的半导体器件。
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公开(公告)号：CN111128734B
公开(公告)日：2023-12-19
申请号：CN201910868922.7
申请日：2019-09-16
Applicant: 台湾积体电路制造股份有限公司
Inventor： 布兰丁·迪里耶 , 马库斯·约翰内斯·亨里克斯·凡·达尔 , 马丁·克里斯多夫·霍兰德 , 荷尔本·朵尔伯斯 , 乔治·瓦伦提斯 , 堤姆斯·文森
IPC: H01L21/336 , H01L21/8234 , H01L27/088
Abstract: 在制造半导体器件的方法中，在半导体层的沟道区域上方形成伪栅极结构，在伪栅极结构的相对侧上形成源极/漏极外延层，对源极/漏极外延层实施平坦化操作，图案化平坦化的源极/漏极外延层，去除伪栅极结构以形成栅极间隔，以及在栅极间隔中形成金属栅极结构。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN112582406A
公开(公告)日：2021-03-30
申请号：CN202011052637.7
申请日：2020-09-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 荷尔本·朵尔伯斯 , 马库斯·约翰内斯·亨里克斯·凡·达尔
IPC: H01L27/088 , H01L27/092
Abstract: 一种半导体器件包括：衬底；主电路，设置在衬底的正面上方；以及背面功率输送电路，设置在衬底的背面上方。背面功率输送电路包括：第一主电源布线，用于提供第一电压；第二主电源布线，用于提供第二电压；第一局部电源布线；以及第一开关，连接至第一主电源布线和第一局部电源布线。第一主电源布线、第二主电源布线、以及第一局部电源布线埋至设置在衬底的背面上方的第一背面绝缘层中。第一局部电源布线通过穿过衬底的第一贯穿硅通孔(TSV)连接至主电路，用以提供第一电压。
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公开(公告)号：CN111261699B
公开(公告)日：2023-12-12
申请号：CN201911205242.3
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 乔治斯·威廉提斯 , 荷尔本·朵尔伯斯 , 马库斯·约翰内斯·亨里克斯·凡·达尔
IPC: H01L29/10 , H01L29/161 , H01L29/78 , H01L21/336
Abstract: 一种半导体器件包括全环栅场效应晶体管(GAA FET)。GAA FET包括由第一半导体材料制成的沟道区，该沟道区设置在由第二半导体材料制成的底部鳍层上方，以及由第三半导体材料制成的源极/漏极区。第一半导体材料是Si1‑xGex，其中0.9≤x≤1.0，并且第二半导体材料是Si1‑yGey，其中y＜x并且0.3≤y≤0.7。本发明的实施例还涉及半导体器件的制造方法。
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公开(公告)号：CN111128734A
公开(公告)日：2020-05-08
申请号：CN201910868922.7
申请日：2019-09-16
Applicant: 台湾积体电路制造股份有限公司
Inventor： 布兰丁·迪里耶 , 马库斯·约翰内斯·亨里克斯·凡·达尔 , 马丁·克里斯多夫·霍兰德 , 荷尔本·朵尔伯斯 , 乔治·瓦伦提斯 , 堤姆斯·文森
IPC: H01L21/336 , H01L21/8234 , H01L27/088
Abstract: 在制造半导体器件的方法中，在半导体层的沟道区域上方形成伪栅极结构，在伪栅极结构的相对侧上形成源极/漏极外延层，对源极/漏极外延层实施平坦化操作，图案化平坦化的源极/漏极外延层，去除伪栅极结构以形成栅极间隔，以及在栅极间隔中形成金属栅极结构。本发明的实施例还涉及半导体器件。
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Patent Agency Ranking
公开(公告)号：CN111261610B
公开(公告)日：2022-05-27
申请号：CN201911193519.5
申请日：2019-11-28
Applicant: 台湾积体电路制造股份有限公司
Inventor： 马礼修 , 马库斯·约翰内斯·亨里克斯·凡·达尔
IPC: H01L23/522 , H01L23/528 , H01L21/768
Abstract: 本公开涉及一种包括细丝通孔的集成芯片。在一些实施例中，下部金属层设置在衬底上方。细丝介电层设置在下部金属层上方。上部金属层设置在细丝介电层上方。细丝通孔设置为穿过细丝介电层并且电连接下部金属层和上部金属层。可以在完成形成集成芯片的其他步骤之后建立细丝通孔，因此可以使按比例缩小尺寸的无阻挡铜通孔成为可能。使用所公开的方法，由于细丝形成机制的固有特性，可以实现超比例缩小的通孔(例如，低至1nm)。本发明的实施例还涉及集成芯片的互连结构以及集成芯片的形成方法。
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公开(公告)号：CN112447853A
公开(公告)日：2021-03-05
申请号：CN202010921491.9
申请日：2020-09-04
Applicant: 台湾积体电路制造股份有限公司
Inventor： 荷尔本·朵尔伯斯 , 马库斯·约翰内斯·亨里克斯·凡·达尔 , 堤姆斯·文森
IPC: H01L29/78 , H01L21/336 , H01L29/423 , H01L29/10 , H01L29/06
Abstract: 在形成全环栅场效应晶体管(GAA FET)的方法中，形成包括嵌入在半导体层中的CNT的鳍结构，在鳍结构上方形成牺牲栅极结构，在鳍结构的源极/漏极区处掺杂半导体层，形成隔离绝缘层，通过图案化隔离绝缘层形成源极/漏极开口，以及在鳍结构的掺杂的源极/漏极区上方形成源极/漏极接触层。本发明的实施例还涉及具有场效应晶体管的半导体器件。
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公开(公告)号：CN111261610A
公开(公告)日：2020-06-09
申请号：CN201911193519.5
申请日：2019-11-28
Applicant: 台湾积体电路制造股份有限公司
Inventor： 马礼修 , 马库斯·约翰内斯·亨里克斯·凡·达尔
IPC: H01L23/522 , H01L23/528 , H01L21/768
Abstract: 本公开涉及一种包括细丝通孔的集成芯片。在一些实施例中，下部金属层设置在衬底上方。细丝介电层设置在下部金属层上方。上部金属层设置在细丝介电层上方。细丝通孔设置为穿过细丝介电层并且电连接下部金属层和上部金属层。可以在完成形成集成芯片的其他步骤之后建立细丝通孔，因此可以使按比例缩小尺寸的无阻挡铜通孔成为可能。使用所公开的方法，由于细丝形成机制的固有特性，可以实现超比例缩小的通孔(例如，低至1nm)。本发明的实施例还涉及集成芯片的互连结构以及集成芯片的形成方法。
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公开(公告)号：CN112447853B
公开(公告)日：2025-03-07
申请号：CN202010921491.9
申请日：2020-09-04
Applicant: 台湾积体电路制造股份有限公司
Inventor： 荷尔本·朵尔伯斯 , 马库斯·约翰内斯·亨里克斯·凡·达尔 , 堤姆斯·文森
Abstract: 在形成全环栅场效应晶体管(GAA FET)的方法中，形成包括嵌入在半导体层中的CNT的鳍结构，在鳍结构上方形成牺牲栅极结构，在鳍结构的源极/漏极区处掺杂半导体层，形成隔离绝缘层，通过图案化隔离绝缘层形成源极/漏极开口，以及在鳍结构的掺杂的源极/漏极区上方形成源极/漏极接触层。本发明的实施例还涉及具有场效应晶体管的半导体器件。
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公开(公告)号：CN112582406B
公开(公告)日：2024-09-06
申请号：CN202011052637.7
申请日：2020-09-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 荷尔本·朵尔伯斯 , 马库斯·约翰内斯·亨里克斯·凡·达尔
IPC: H01L27/088 , H01L27/092
Abstract: 一种半导体器件包括：衬底；主电路，设置在衬底的正面上方；以及背面功率输送电路，设置在衬底的背面上方。背面功率输送电路包括：第一主电源布线，用于提供第一电压；第二主电源布线，用于提供第二电压；第一局部电源布线；以及第一开关，连接至第一主电源布线和第一局部电源布线。第一主电源布线、第二主电源布线、以及第一局部电源布线埋至设置在衬底的背面上方的第一背面绝缘层中。第一局部电源布线通过穿过衬底的第一贯穿硅通孔(TSV)连接至主电路，用以提供第一电压。
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