-
公开(公告)号：CN109427775B
公开(公告)日：2021-04-27
申请号：CN201711276307.4
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本申请的实施例提供了一种集成电路，包括半导体衬底、延伸到半导体衬底中的并且在半导体衬底的块状部分上面的隔离区、包括在隔离区中的部分的掩埋导电轨道、以及具有源极/漏极区和栅电极的晶体管。源极/漏极区或栅电极连接到掩埋导电轨道。本申请的实施例还提供了另一种集成电路以及形成集成电路的方法。
-
公开(公告)号：CN110854036A
公开(公告)日：2020-02-28
申请号：CN201910702442.3
申请日：2019-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/67 , H01J37/317
Abstract: 本文公开一种调谐离子布植设备的方法。上述方法包括下列操作：实施晶圆验收测试(WAT)工艺条件至测试样品；计算用于直流(DC)最终能量磁铁(FEM)的工艺条件；计算直流最终能量磁铁的真实能量；查核机台能量偏移；以及取得直流最终能量磁铁的峰值频谱。一种调谐最终能量磁铁的方法以及一种离子布植系统。
-
公开(公告)号：CN110556300A
公开(公告)日：2019-12-10
申请号：CN201910208953.X
申请日：2019-03-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/48
Abstract: 本申请提供一种形成半导体装置的方法，包括提供基板，其包括材料层及硬掩模层；图案化硬掩模层以形成硬掩模线；在基板上形成间隔物层，包括在掩模幕线之上，使得间隔物层定义出多个沟槽，其中沟槽沿着硬掩模线；在间隔物层上形成抗反射层，包括在沟槽之上；在抗反射层中形成L形开口，借以暴露至少两个沟槽；以填充材料填充L形开口；蚀刻间隔物层以暴露硬掩模线；去除硬掩模线；在去除硬掩模线之后，转移间隔物层和填充材料的图案到材料层上，使得第二沟槽沿着图案；以及以导电材料填充第二沟槽。
-
公开(公告)号：CN110021664A
公开(公告)日：2019-07-16
申请号：CN201811446592.4
申请日：2018-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 本发明的实施例描述了非平面半导体器件及其制造方法，非平面半导体器件诸如为具有一个或多个金属轨导体的鳍式场效应晶体管(finFET)。在一些情况下，一个或多个金属轨导体可以电连接至这些非平面半导体器件的栅极、源极和/或漏极区域。在这些情况下，可以利用一个或多个金属轨导体将各个非平面半导体器件的栅极、源极和/或漏极区域电连接至各种非平面半导体器件和/或其它半导体器件的其它栅极、源极和/或漏极区域。然而，在其它情况下，一个或多个金属轨导体可以与这些各个非平面半导体器件的栅极、源极和/或漏极区域隔离。这种隔离防止了一个或多个金属轨导体与这些非平面半导体器件的栅极、源极和/或漏极区域之间的电连接。
-
公开(公告)号：CN109427775A
公开(公告)日：2019-03-05
申请号：CN201711276307.4
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本申请的实施例提供了一种集成电路，包括半导体衬底、延伸到半导体衬底中的并且在半导体衬底的块状部分上面的隔离区、包括在隔离区中的部分的掩埋导电轨道、以及具有源极/漏极区和栅电极的晶体管。源极/漏极区或栅电极连接到掩埋导电轨道。本申请的实施例还提供了另一种集成电路以及形成集成电路的方法。
-
Patent Agency Ranking
公开(公告)号：CN106469684A
公开(公告)日：2017-03-01
申请号：CN201510859677.5
申请日：2015-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L21/28 , H01L29/417 , H01L29/423 , H01L23/485
Abstract: 本公开提供一种半导体装置及其形成方法。此半导体装置的形成方法包括形成第一栅极结构于基板上，形成源极/漏极特征于基板中且邻近第一栅极结构，形成介电层于第一栅极结构及源极/漏极特征之上，移除介电层的一部分，以形成暴露出第一栅极结构及源极/漏极特征的第一沟槽，形成第一导电特征结构于第一沟槽中，移除第一栅极结构的第一部分，以形成第二沟槽，以及形成第二导电特征结构于第二沟槽中。
-
公开(公告)号：CN1321439C
公开(公告)日：2007-06-13
申请号：CN200310114261.8
申请日：2003-11-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/288 , H01L21/445
CPC classification number: H01L21/76843 , H01L21/288 , H01L21/76849 , H01L21/76858 , H01L21/76886
Abstract: 本发明提供一种铜导线的无电镀方法。此铜导线的无电镀方法包含下列步骤：首先，提供一基材，此基材具有导电区域与非导电区域，其中导电区域由铜导线构成；接着，在导电区域的表面覆盖金属薄膜；然后，清洁基材的表面。并更进一步的将金属薄膜进行热处理，使金属薄膜与导电区域的金属材质形成合金层，例如是镍铜合金层。
-
公开(公告)号：CN1264204C
公开(公告)日：2006-07-12
申请号：CN03105172.3
申请日：2003-03-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/311 , H01L21/28
Abstract: 一种形成不同栅极间隙壁宽度的方法，首先，提供一基底，其上具有第一、第二、及第三栅极，在第一、第二、及第三栅极的侧壁各依序形成第一及第二间隙壁，其中第二间隙壁底部覆盖部份的第一间隙壁；接着，在第一栅极上方形成第一遮蔽层并等向性蚀刻未被遮蔽的第一间隙壁，使其同时下陷及底切至第一深度；去除第一遮蔽层后，在第一及第二栅极上方形成第二遮蔽层并等向性蚀刻未被遮蔽的第一间隙壁，使其同时下陷及底切至第二深度；最后，依序去除第二遮蔽层及第二间隙壁，以分别在这些栅极的侧壁形成不同宽度的间隙壁；本发明仅需在栅极表面形成两绝缘层，就可形成不同宽度的栅极间隙壁，因此非常适用于嵌入式内存、混合信号电路甚至是系统芯片(SOC)；另，本发明以等向性蚀刻配合局部蚀刻的方式形成不同宽度的间隙壁，可有效简化制程及降低制造成本。
-
公开(公告)号：CN1263104C
公开(公告)日：2006-07-05
申请号：CN03122496.2
申请日：2003-04-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3105 , H01L21/283
Abstract: 本发明涉及一种半导体结构的制造方法，其是在衬底的第一表面上形成高介电常数(High Dielectric Constant；High k)薄膜后，且在任何高温热处理步骤前，先利用含卤素(Halogen)化学物对与衬底的第一表面相对的衬底第二表面进行背面清洗，以去除第二表面或第一表面边缘上的高介电常数材料污染；采用本发明的制造方法，不仅可防止交互污染，还可确保组件品质与制备可靠度。
-
公开(公告)号：CN1542912A
公开(公告)日：2004-11-03
申请号：CN200410033425.9
申请日：2004-04-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02
CPC classification number: H01L21/823468 , H01L21/3105 , H01L21/3144 , H01L21/823456 , H01L29/6656
Abstract: 一种半导体组件的多重间隙壁宽度(MultipleSpacer Widths)的制造方法，其在半导体组件的侧壁上形成第一间隙壁后，再进行选择性沉积(SelectiveDeposition)处理，以使第一间隙壁的表面产生悬浮键(Dangling Bonds)，而使后续沉积的第二间隙壁的材料层仅与具有悬浮键的第一间隙壁的表面反应，进而改变位于第一间隙壁上的第二间隙壁的材料层的性质。如此一来，即可轻易去除沉积于第一间隙壁以外未参与反应的第二间隙壁的材料层，而形成具有一间隙壁与二间隙壁的宽度的间隙壁结构。
-
-
-
-
-
-
-
-
-
Search Results
49
records
(took 0.038 seconds)
