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公开(公告)号：CN108538832B
公开(公告)日：2021-05-18
申请号：CN201810400632.5
申请日：2012-05-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 根据一组设计规则生成半导体部件的最优布局的方法包括：对于包括一个或多个半导体部件的单位单元，生成多个结构，每一个都满足一些设计规则但不是所有设计规则。对于每个结构，检查作为单位单元的重复图案的布局是否满足剩余的设计规则。在满足所有设计规则的结构中，选择提供特性的最优值的结构来生成半导体部件的最优布局。
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公开(公告)号：CN112597556A
公开(公告)日：2021-04-02
申请号：CN202010915342.1
申请日：2020-09-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/10 , G06F30/373 , G06F30/392 , G06K9/62 , G06N20/00
Abstract: 本文揭露用于开发单元设计的系统、方法和装置。一种计算机实施方法亦在此揭露。多个电单元的操作被模拟以收集多个电性参数。使用多个电性参数训练机器学习模型。受训的机器学习模型接收具有单元布局设计限制的数据。受训的机器学习模型基于多个电性参数决定用于被接收的数据的单元布局。单元布局被提供用于单元布局设计限制内的电性能的进一步特征化。
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公开(公告)号：CN112307702A
公开(公告)日：2021-02-02
申请号：CN202010757158.9
申请日：2020-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/36
Abstract: 电子设计流程从原理图为模拟回路生成电子架构设计布局。电子设计流程将原理图的模拟电路分配给模拟电路的各种类别。电子设计流程将与模拟电路的这些类别对应的各种模拟标准单元布局到分配给模拟电路的模拟布局位点中。这些模拟标准单元具有均匀的单元高度，这允许这些模拟标准单元可以容易地连接或合并到数字标准单元，这减小了电子架构设计布局的面积。与非均匀的模拟标准单元相比，这些模拟标准单元之间的高度均匀性额外提供了更可靠的良率。本发明的实施例还涉及开发电子架构设计布局的系统、方法和计算机可读介质。
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公开(公告)号：CN110957999A
公开(公告)日：2020-04-03
申请号：CN201910911710.2
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开用于减少和消除反冲噪声的电路和方法。在一个实例中，公开一种用于比较器的电路。电路包括：第一晶体管组、第二晶体管组以及第一开关。第一晶体管组包括具有耦合到第一节点的漏极的第一晶体管以及具有耦合到第一节点的源极的第二晶体管。第一晶体管及第二晶体管的栅极一起耦合到比较器的第一输入端。第二晶体管组包括具有耦合到第二节点的漏极的第三晶体管，以及具有耦合到第二节点的源极的第四晶体管。第三晶体管及第四晶体管的栅极一起耦合到比较器的第二输入端。第一开关连接到第一节点及第二节点且在第一节点与第二节点之间。
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公开(公告)号：CN102683169B
公开(公告)日：2015-10-28
申请号：CN201210039247.5
申请日：2012-02-20
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0207
Abstract: 公开了用于半导体失配减少的系统和方法。实施例包括：半导体器件的高密度区域和低密度区域的导体密度和有源区域密度。为了提高导体密度和有源区域密度，可以将伪材料添加至低密度区域，从而减少了在高密度区域和低密度区域之间的内部密度失配。另外，可以将类似处理用于减少在位于半导体衬底上的不同区域之间的外部失配。一旦已经减少了这些失配，为了减少导体密度失配和有源区域密度失配，就可以额外填充围绕不同区域的空白区域。
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Patent Agency Ranking
公开(公告)号：CN102751967B
公开(公告)日：2015-07-15
申请号：CN201110424045.8
申请日：2011-12-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H03K5/15066 , H03K5/133 , H03K2005/00058 , H03L7/06
Abstract: 一个实施例是集成电路。该集成电路包括时钟发生器和数据传输线。时钟发生器生成时钟信号。至少一些时钟信号与输入至时钟发生器中的输入时钟信号具有相位差，以及至少一些时钟信号具有相对于至少另一个时钟信号的不同相位差。至少部分地通过至少一个时钟信号来触发每条数据传输线。本发明还提供了一种多相时钟发生器和数据传输线。
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公开(公告)号：CN103577625A
公开(公告)日：2014-02-12
申请号：CN201310300865.5
申请日：2013-07-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: H01L27/0207 , G06F17/5072 , G06F17/5081
Abstract: 本发明涉及一种制造半导体器件的方法。所述方法包括比较所述半导体器件的电路图设计与所述半导体器件的布局设计。所述方法进一步包括基于所述布局设计生成布局样式信息以及基于所述布局设计和所述电路图设计生成阵列边缘信息。所述方法进一步包括用智能伪插入使用述布局样式信息和所述阵列边缘信息选择性地修正布局设计。所述方法进一步包括使用所述布局样式信息和所述阵列边缘信对在修正的布局设计执行设计规则检查。本发明还涉及用于制造半导体器件的系统和半导体器件。
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公开(公告)号：CN103218468A
公开(公告)日：2013-07-24
申请号：CN201210175271.1
申请日：2012-05-30
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5081 , G06F17/5009 , G06F2217/02 , G06F2217/06 , G06F2217/08 , G06F2217/12 , H01L27/0207 , H01L29/94
Abstract: 根据一组设计规则生成半导体部件的最优布局的方法包括：对于包括一个或多个半导体部件的单位单元，生成多个结构，每一个都满足一些设计规则但不是所有设计规则。对于每个结构，检查作为单位单元的重复图案的布局是否满足剩余的设计规则。在满足所有设计规则的结构中，选择提供特性的最优值的结构来生成半导体部件的最优布局。
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公开(公告)号：CN102082746A
公开(公告)日：2011-06-01
申请号：CN201010518061.9
申请日：2010-10-20
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H04L25/03885 , H04L25/03006 , H04L25/03057 , H04L2025/03535 , H04L2025/03681 , H04L2025/03707 , H04L2025/03745
Abstract: 本发明提供一种用以更新决策回授等化器的阀系数的方法，包括取样从一决策回授等化器的取样器所接收的一第一输入信号；以及决定第一输入信号的振幅是否落在一定义在一第一预定电压电平和一第二预定电压电平间的范围内，其中若第一输入信号的振幅落在此范围外，一阀系数被更新用以产生一已更新的阀系数，已更新的阀系数被回授来调整从该决策回授等化器输入端所接收的一第二输入信号的振幅，以及若第一输入信号的振幅落在此范围内，则阀系数可免于被更新。本发明中，决策回授等化器逻辑电路可免于更新阀系数。
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公开(公告)号：CN102020233A
公开(公告)日：2011-04-20
申请号：CN201010282276.5
申请日：2010-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: B81B7/02
CPC classification number: H03M1/002 , B81B7/008 , H03M1/0626 , H03M1/12 , H03M3/30
Abstract: 一种微机电系统及其操作方法，该微机电系统包括：一微机械结构，用于产生一第一电信号；以及一模拟数字转换器(ADC)，耦接该微机械结构，其中该微机电系统不包括任何放大器位于该微机械结构与该模拟数字转换器之间。本发明的微机电系统以及其操作方法具有合意的功率消耗及/或具有合意的面积。
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