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公开(公告)号：CN113054955B
公开(公告)日：2024-04-02
申请号：CN202011565324.1
申请日：2020-12-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K5/135
Abstract: 一种相位内插(PI)系统，包括：相位内插(PI)级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且产生内插时钟信号，PI级进一步被配置成通过使用所述多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大内插时钟信号，放大级包括电容组件；电容组件是可调谐的；并且电容组件具有米勒效应配置，导致放大级的占用面积减小。本发明的实施例还涉及操作相位内插系统的方法。
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公开(公告)号：CN111092617A
公开(公告)日：2020-05-01
申请号：CN201911010706.5
申请日：2019-10-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H03L7/18
Abstract: 一种分频器电路包括：计数器，用以回应于时脉信号的频率及频率比的计数器信号；以及补偿电路，耦接到计数器，并且用以产生输出信号。输出信号具有等于时脉信号的频率除以频率比的频率及大于1/r的工作循环，其中r是频率比。
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公开(公告)号：CN109412587A
公开(公告)日：2019-03-01
申请号：CN201711096553.1
申请日：2017-11-09
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H03L7/089 , H03L7/083 , H03L7/093 , H03L7/099 , H03L7/0992 , H03L7/24 , H03L2207/06 , H03L2207/50 , H03L7/08
Abstract: 本发明实施例公开一种锁相回路电路。所述电路包括数字开关式锁相回路(PLL)及下取样电路，所述数字开关式锁相回路电连接到输入时钟信号连接及输出时钟信号连接，所述下取样电路连接到输入时钟信号连接。所述电路还包括数字控制延迟线及注入脉冲发生器，所述数字控制延迟线接收下取样电路的输出，所述注入脉冲发生器接收数字控制延迟线的输出且被连接成向数字开关式锁相回路(PLL)的一部分提供注入脉冲。所述电路进一步包括注入定时校准电路，所述注入定时校准电路连接到数字控制延迟线的控制输入。所述电路提供对注入定时的校准及带宽优化，从而减小锁相回路的输出信号中的抖动。
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公开(公告)号：CN108933541A
公开(公告)日：2018-12-04
申请号：CN201710992361.2
申请日：2017-10-23
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0629 , G11C16/30 , H01L27/0788 , H01L29/94 , H02M3/07 , H02M7/25 , H01L29/0684
Abstract: 本发明实施例涉及具有高效率倍压器的装置。本发明实施例涉及一种装置，所述装置包括耦合于第一节点与第二节点之间且包括第一井区、第二井区及晶体管的电容元件。所述第二井区形成于所述第一井区中、具有与所述第一井区不同的导电类型，且耦合到所述第二节点。所述晶体管包括形成于所述第二井区中且彼此耦合并耦合到所述第二节点的源极区及漏极区、所述源极区与所述漏极区之间的通道区，及所述通道区上方的栅极区。所述第一井区及所述栅极区彼此耦合且耦合到所述第一节点，借此增加所述电容元件的电容而未大体上增大所述电容元件的物理大小。
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公开(公告)号：CN107070449A
公开(公告)日：2017-08-18
申请号：CN201610870978.2
申请日：2016-09-30
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H03L7/0994 , H03K7/06 , H03L2207/50 , H03L7/091 , H03L7/093 , H03L7/095 , H03L7/10
Abstract: 本发明涉及频率缩放方法、电路及相关联全数字锁相环路。本发明揭示一种频率缩放方法。所述方法用于将全数字锁相环路ADPLL的输出频率从第一频率改变到不同于所述第一频率的第二频率。所述方法包含：停止将第一振荡器调谐字OTW馈送到所述ADPLL的数控振荡器DCO，其中所述第一OTW是基于相对于所述第一频率获得的相位检测结果而产生；将第二OTW馈送到所述DCO以便将所述输出频率从所述第一频率改变到所述第二频率；及根据所述第二频率执行零相位重启ZPR操作以产生所述相位检测结果。本发明还揭示相关联ADPLL及频率缩放电路。
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Patent Agency Ranking
公开(公告)号：CN102751967A
公开(公告)日：2012-10-24
申请号：CN201110424045.8
申请日：2011-12-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H03K5/15066 , H03K5/133 , H03K2005/00058 , H03L7/06
Abstract: 一个实施例是集成电路。该集成电路包括时钟发生器和数据传输线。时钟发生器生成时钟信号。至少一些时钟信号与输入至时钟发生器中的输入时钟信号具有相位差，以及至少一些时钟信号具有相对于至少另一个时钟信号的不同相位差。至少部分地通过至少一个时钟信号来触发每条数据传输线。本发明还提供了一种多相时钟发生器和数据传输线。
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公开(公告)号：CN102403043A
公开(公告)日：2012-04-04
申请号：CN201110076767.9
申请日：2011-03-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C29/12
Abstract: 本发明提供一种检测位错误率的电路与系统以及检测抖动容忍度的方法。检测位错误率的电路包含抖动调变电路、多相位时脉产生器以及相位选择区块。检测位错误率的系统包含传送器、接收器、数据比较器以及抖动调变器电路。在检测抖动容忍度的方法中，首先产生具有不同相位差的多个信号。接着，根据由有限状态机所给定的选择信号来从这些信号中选择出调变时脉信号。然后，透过数据闩锁器来传输数据信号，以修正一数据信号来产生一调变数据信号，其中该数据闩锁器是以调变时脉信号来对该数据信号计时。接着，比较调变数据信号和数据信号。
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公开(公告)号：CN110943736A
公开(公告)日：2020-03-31
申请号：CN201910887656.2
申请日：2019-09-19
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明公开一种相位偏差产生器。在一些实施例中，相位偏差产生器包括：电荷泵，具有第一运行模式及第二运行模式，其中第一运行模式在第一时间周期期间提供第一电流路径，且第二运行模式在第一时间周期之后的第二时间周期期间提供第二电流路径；采样及保持电路，耦合到电容器，且被配置以在预定时间对电容器的电压电平进行采样且在第二时间周期之后的第三时间周期期间提供输出电压；以及压控延迟线，耦合到采样及保持电路，且具有M个延迟线级，所述M个延迟线级各自被配置以输出相对于前一或后一信号具有相位偏差偏移量的信号。
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公开(公告)号：CN108123712A
公开(公告)日：2018-06-05
申请号：CN201711046545.6
申请日：2017-10-31
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H03L7/0991 , H03L7/085 , H03L7/087 , H03L7/0995 , H03L7/113 , H03L7/183 , H03L2207/06
Abstract: 本发明提供了一种混合锁相环(PLL)器件，该混合锁相环(PLL)器件结合了数字控制环路和模拟控制环路的优势。例如，混合PLL包括接收混合PLL的输入参考信号和输出信号并生成数字调节字的数字控制环路。混合PLL还包括接收混合PLL的输入参考信号和输出信号并生成输出电压的模拟控制环路。混合PLL还包括混合振荡器。在混合PLL的频率跟踪运行模式期间，数字控制环路的振荡控制器使用数字调节字控制混合振荡器并禁用模拟控制环路。在混合PLL的相位跟踪运行模式期间，振荡控制器使能模拟控制环路以控制混合振荡器。本发明还提供了一种混合锁相环器件的运行方法。
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