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公开(公告)号：CN107065998B
公开(公告)日：2020-08-25
申请号：CN201611200612.0
申请日：2016-12-22
Applicant: 台湾积体电路制造股份有限公司
IPC: G05F1/46
Abstract: 本发明的实施例公开了一种集成电路器件，包含控制电路、范围电路和时间‑电流转换器。控制电路配置为使电压信号延迟一延迟时间，以产生第一控制信号，并根据第一控制信号和电压信号产生第二控制信号。范围电路配置为响应于第二控制信号和电压信号而产生第一电流信号。时间‑电流转换器配置为根据第一控制信号和电压信号而产生第二电流信号。本发明的实施例还提供了一种集成电路器件的操作方法。
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公开(公告)号：CN112307702B
公开(公告)日：2024-09-13
申请号：CN202010757158.9
申请日：2020-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/36
Abstract: 电子设计流程从原理图为模拟回路生成电子架构设计布局。电子设计流程将原理图的模拟电路分配给模拟电路的各种类别。电子设计流程将与模拟电路的这些类别对应的各种模拟标准单元布局到分配给模拟电路的模拟布局位点中。这些模拟标准单元具有均匀的单元高度，这允许这些模拟标准单元可以容易地连接或合并到数字标准单元，这减小了电子架构设计布局的面积。与非均匀的模拟标准单元相比，这些模拟标准单元之间的高度均匀性额外提供了更可靠的良率。本发明的实施例还涉及开发电子架构设计布局的系统、方法和计算机可读介质。
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公开(公告)号：CN112307702A
公开(公告)日：2021-02-02
申请号：CN202010757158.9
申请日：2020-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/36
Abstract: 电子设计流程从原理图为模拟回路生成电子架构设计布局。电子设计流程将原理图的模拟电路分配给模拟电路的各种类别。电子设计流程将与模拟电路的这些类别对应的各种模拟标准单元布局到分配给模拟电路的模拟布局位点中。这些模拟标准单元具有均匀的单元高度，这允许这些模拟标准单元可以容易地连接或合并到数字标准单元，这减小了电子架构设计布局的面积。与非均匀的模拟标准单元相比，这些模拟标准单元之间的高度均匀性额外提供了更可靠的良率。本发明的实施例还涉及开发电子架构设计布局的系统、方法和计算机可读介质。
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公开(公告)号：CN102683169B
公开(公告)日：2015-10-28
申请号：CN201210039247.5
申请日：2012-02-20
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0207
Abstract: 公开了用于半导体失配减少的系统和方法。实施例包括：半导体器件的高密度区域和低密度区域的导体密度和有源区域密度。为了提高导体密度和有源区域密度，可以将伪材料添加至低密度区域，从而减少了在高密度区域和低密度区域之间的内部密度失配。另外，可以将类似处理用于减少在位于半导体衬底上的不同区域之间的外部失配。一旦已经减少了这些失配，为了减少导体密度失配和有源区域密度失配，就可以额外填充围绕不同区域的空白区域。
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公开(公告)号：CN109427754B
公开(公告)日：2020-07-21
申请号：CN201810542411.1
申请日：2018-05-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/64 , H01L23/367
Abstract: 一种半导体元件。在实施例之一中，半导体元件包含：具有顶面、底面和两个端部的电子元件；设置在顶面上的多个接触点；以及布置在多个接触点上的多个金属节点。多个接触点包含分别设置在两个端部处的两个端部接触点以及设置在两个端部接触点之间的至少一个中间接触点。多个金属节点包括分别设置在两个端部接触点上的两个端部金属节点以及设置在至少一个中间接触点上的至少一个中间金属节点。
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Patent Agency Ranking
公开(公告)号：CN109427754A
公开(公告)日：2019-03-05
申请号：CN201810542411.1
申请日：2018-05-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/64 , H01L23/367
Abstract: 一种半导体元件。在实施例之一中，半导体元件包含：具有顶面、底面和两个端部的电子元件；设置在顶面上的多个接触点；以及布置在多个接触点上的多个金属节点。多个接触点包含分别设置在两个端部处的两个端部接触点以及设置在两个端部接触点之间的至少一个中间接触点。多个金属节点包括分别设置在两个端部接触点上的两个端部金属节点以及设置在至少一个中间接触点上的至少一个中间金属节点。
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公开(公告)号：CN107017244A
公开(公告)日：2017-08-04
申请号：CN201610664839.4
申请日：2016-08-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/522 , H01L21/768
Abstract: 本公开提供半导体装置及其制造方法。半导体装置包含设置于基底上的虚设鳍状结构，设置于一部分虚设鳍状结构上的虚设栅极结构，虚设栅极结构嵌入于其中的第一层间介电层，设置于第一层间介电层上的第二层间介电层，以及由导电材料形成且嵌入于第二层间介电层的电阻导线。在平面图中，电阻导线与虚设栅极结构重叠。
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公开(公告)号：CN113131906B
公开(公告)日：2024-08-09
申请号：CN202110166685.7
申请日：2021-02-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K5/14
Abstract: 数字控制延迟线(DCDL)包含：输入端；输出端；以及多个级，该多个级被配置为将信号沿第一信号路径从输入端传播到多个级的可选返回级，然后沿第二信号路径从多个级的返回级传播到输出端。该多个级中的每一级包含：第一和第二反相器，被配置为选择性将该信号沿该第一信号路径传播；第三和第四反相器，被配置为选择性将该信号沿该第二信号路径传播；以及第五反相器，被配置为选择性将该信号从该第一信号路径传播到第二信号路径。
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公开(公告)号：CN113131906A
公开(公告)日：2021-07-16
申请号：CN202110166685.7
申请日：2021-02-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K5/14
Abstract: 数字控制延迟线(DCDL)包含：输入端；输出端；以及多个级，该多个级被配置为将信号沿第一信号路径从输入端传播到多个级的可选返回级，然后沿第二信号路径从多个级的返回级传播到输出端。该多个级中的每一级包含：第一和第二反相器，被配置为选择性将该信号沿该第一信号路径传播；第三和第四反相器，被配置为选择性将该信号沿该第二信号路径传播；以及第五反相器，被配置为选择性将该信号从该第一信号路径传播到第二信号路径。
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公开(公告)号：CN107017244B
公开(公告)日：2020-02-14
申请号：CN201610664839.4
申请日：2016-08-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/522 , H01L21/768
Abstract: 本公开的一些实施例提供半导体装置及其制造方法。半导体装置包含设置于基底上的虚设鳍状结构，设置于一部分虚设鳍状结构上的虚设栅极结构，虚设栅极结构嵌入于其中的第一层间介电层，设置于第一层间介电层上的第二层间介电层，以及由导电材料形成且嵌入于第二层间介电层的电阻导线。在平面图中，电阻导线与虚设栅极结构重叠。
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