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公开(公告)号：CN103577625A
公开(公告)日：2014-02-12
申请号：CN201310300865.5
申请日：2013-07-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: H01L27/0207 , G06F17/5072 , G06F17/5081
Abstract: 本发明涉及一种制造半导体器件的方法。所述方法包括比较所述半导体器件的电路图设计与所述半导体器件的布局设计。所述方法进一步包括基于所述布局设计生成布局样式信息以及基于所述布局设计和所述电路图设计生成阵列边缘信息。所述方法进一步包括用智能伪插入使用述布局样式信息和所述阵列边缘信息选择性地修正布局设计。所述方法进一步包括使用所述布局样式信息和所述阵列边缘信对在修正的布局设计执行设计规则检查。本发明还涉及用于制造半导体器件的系统和半导体器件。
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公开(公告)号：CN106055724B
公开(公告)日：2019-09-27
申请号：CN201610193186.6
申请日：2013-07-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 本发明涉及一种半导体器件，包括：设置在所述半导体器件的边缘附近的边缘有源单元，其中所述边缘有源单元包括多个指状件；朝向所述半导体器件的中心部分的与所述边缘有源单元邻近的内部有源单元，其中，所述内部有源单元包括多个指状件并且所述边缘有源单元的所述多个指状件的至少一个电连接至所述内部有源单元的所述多个指状件的至少一个；以及设置在所述半导体器件的所述中心部分附近的中间有源单元，其中所述中间有源单元包括多个指状件并且所述中间有源单元的所述指状件的每个相互电连接。
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公开(公告)号：CN110034109A
公开(公告)日：2019-07-19
申请号：CN201811523624.6
申请日：2018-12-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 本公开阐述一种以具有多个统一栅极的单元结构取代器件的方法。一种示例性方法包括：接收电路图，所述电路图包括所述器件；确定所述单元结构，其中所述多个统一栅极的累加有效栅极长度等于所述器件的栅极长度；基于所述单元结构及所述器件产生平面图，所述平面图包括多个占位符的布置，所述多个占位符的所述布置与所述电路图中所述单元结构的布置及所述器件的布置匹配；以及基于所述平面图、所述单元结构及所述电路图产生电路布局。所述多个占位符被所述单元结构取代且所述单元结构能够基于所述电路图而连接到所述电路图的其他部分。
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公开(公告)号：CN103779325B
公开(公告)日：2016-10-05
申请号：CN201310467513.9
申请日：2013-10-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538
CPC classification number: H01L27/1203 , H01L23/5286 , H01L27/088 , H01L29/0692 , H01L2924/0002 , H01L2924/00
Abstract: 一种器件包括第一MOS器件和与第一MOS器件级联以形成第一指状物的第二MOS器件。第一MOS器件的漏极和第二MOS器件的源极被接合以形成第一公共源极/漏极区。该器件进一步包括第三MOS器件和与第三MOS器件级联以形成第二指状物的第四MOS器件。第三MOS器件的漏极和第四MOS器件的源极被接合以形成第二公共源极/漏极区。第一和第二公共源极/漏极区相互电断开。第一和第三MOS器件的源极互连。第二和第四MOS器件的漏极互连。第一和第三MOS器件的栅极互连。第二和第四MOS器件的栅极互连。本发明还提供了一种用于级联MOS晶体管的布局方案。
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公开(公告)号：CN103577625B
公开(公告)日：2016-08-10
申请号：CN201310300865.5
申请日：2013-07-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: H01L27/0207 , G06F17/5072 , G06F17/5081
Abstract: 本发明涉及一种制造半导体器件的方法。所述方法包括比较所述半导体器件的电路图设计与所述半导体器件的布局设计。所述方法进一步包括基于所述布局设计生成布局样式信息以及基于所述布局设计和所述电路图设计生成阵列边缘信息。所述方法进一步包括用智能伪插入使用述布局样式信息和所述阵列边缘信息选择性地修正布局设计。所述方法进一步包括使用所述布局样式信息和所述阵列边缘信对在修正的布局设计执行设计规则检查。本发明还涉及用于制造半导体器件的系统和半导体器件。
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Patent Agency Ranking
公开(公告)号：CN107450010A
公开(公告)日：2017-12-08
申请号：CN201710214288.6
申请日：2017-04-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G01R31/28
CPC classification number: G01R31/2874 , G01R31/2855 , G01R31/2858 , H03K3/0315 , H03K19/20 , G01R31/2891
Abstract: 公开了一种IC退化传感器。所述IC退化管理传感器包括在环形振荡器结构中电连接的奇数个第一逻辑门，每个第一逻辑门都具有输入和输出。每个第一逻辑门进一步包括第一PMOS晶体管、第一NMOS晶体管并且第二逻辑门具有输入和输出。所述第二逻辑门的输入是所述第一逻辑门的输入，所述第一PMOS晶体管和所述第一NMOS晶体管的漏极电连接到所述第二逻辑门的输出，并且所述第二逻辑门的输出是所述第一逻辑门的输出。本发明还提供了一种退化管理系统和方法。
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公开(公告)号：CN103377883B
公开(公告)日：2016-04-27
申请号：CN201310153862.3
申请日：2013-04-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L27/105
CPC classification number: G06F17/5068 , G06F2217/12 , H01L27/0207 , Y02P90/265
Abstract: 本发明公开了一种具有密度梯度平滑的MOS阵列边缘的布局，其中，将多个单位单元配置为具有部件密度的阵列。阵列的一个或多个边缘与第一边缘子阵列邻接，第一边缘子阵列的部件密度小于阵列的部件密度。第二边缘子阵列与第一边缘子阵列邻接，第二边缘子阵列的部件密度小于第一边缘子阵列的部件密度并且接近背景电路的部件密度。
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公开(公告)号：CN103377883A
公开(公告)日：2013-10-30
申请号：CN201310153862.3
申请日：2013-04-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L27/105
CPC classification number: G06F17/5068 , G06F2217/12 , H01L27/0207 , Y02P90/265
Abstract: 本发明公开了一种具有密度梯度平滑的MOS阵列边缘的布局，其中，将多个单位单元配置为具有部件密度的阵列。阵列的一个或多个边缘与第一边缘子阵列邻接，第一边缘子阵列的部件密度小于阵列的部件密度。第二边缘子阵列与第一边缘子阵列邻接，第二边缘子阵列的部件密度小于第一边缘子阵列的部件密度并且接近背景电路的部件密度。
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公开(公告)号：CN101888248A
公开(公告)日：2010-11-17
申请号：CN201010173106.3
申请日：2010-05-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H03M1/66
CPC classification number: H03M1/1061 , H03M1/687 , H03M1/745 , H03M1/747
Abstract: 本发明提供了一种用于将数字信号转换为模拟信号的系统。本发明提供了将大位值数字信号转换为相应模拟信号的数模转换器(DAC)。数模转换器包括偏压再生电路和三个子-DAC。偏压再生电路提供对三个子-DAC的偏压，允许利用更小的电路区域来实现DAC。另外，三个子-DAC在转换处理期间可以被数字校准，以增加DAC的线性。
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公开(公告)号：CN101807088A
公开(公告)日：2010-08-18
申请号：CN201010115231.9
申请日：2010-02-11
Applicant: 台湾积体电路制造股份有限公司
IPC: G05F3/30
CPC classification number: G05F3/30
Abstract: 本发明公开了一种具有不受偏移电压影响的输出的带隙基准电路，包括具有第一输入和第二输入的运算放大器。第一电阻器具有耦合至第一输入的第一端。第一双极晶体管包括耦合至第一晶体管的第二端的第一发射极以及第一基极。第二双极晶体管包括耦合至第二输入的第二发射极以及第二基极。第三双极晶体管包括耦合至第一基极的第三发射极、第一集电极以及连接至第一集电极的第三基极。第四双极晶体管包括耦合至第二基极的第四发射极、第二集电极以及连接至第二集电极的第四基极。第二电阻器耦合至第一输入，其中，第二电阻器与第一电阻器和第一双极晶体管并联。
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