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公开(公告)号：CN108010967B
公开(公告)日：2020-08-14
申请号：CN201710711927.X
申请日：2017-08-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/08 , H01L21/336
Abstract: 本发明的实施例提供了一种制造半导体器件的方法。在包括第一区域和第二区域的有源区上方形成芯轴。保留第一区域和第二区域，从而用于分别形成FinFET的源极和漏极。将芯轴的形成在第二区域上方的部分破坏成第一部分和通过间隙与第一部分分离的第二部分。在芯轴的相对侧上形成间隔件。使用间隔件，限定鳍。鳍从有源区外向上突出。第二区域的对应于间隙的部分没有形成在其上方的鳍。在第一区域中且在鳍上外延生长源极。在第二区域的没有鳍的部分上外延生长漏极的至少一部分。本发明的实施例还提供了一种半导体器件。
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公开(公告)号：CN106158852B
公开(公告)日：2020-01-14
申请号：CN201510133500.7
申请日：2015-03-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体器件包括：具有有源区的衬底、位于有源区上方的栅极结构、位于有源区上方并且电连接至有源区的下部导电层、以及位于下部导电层上方并且电连接至下部导电层的上部导电层。下部导电层与栅极结构至少部分地共高度。下部导电层包括相互间隔开的第一和第二导电区段。上部导电层包括与第一和第二导电区段重叠的第三导电区段。第三导电区段电连接至第一导电区段，并且与第二导电区段电隔离。本发明还涉及半导体器件的布局和制造方法。
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公开(公告)号：CN109427897A
公开(公告)日：2019-03-05
申请号：CN201711284556.8
申请日：2017-12-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/423 , H01L21/266
Abstract: 本发明实施例提供一种用于缓解包括连续有源区的器件中的泄漏电流的方法和结构。在一些实施例中，通过改变光掩模逻辑操作(LOP)以在单元边界处反转阈值电压类型来增加单元边界处的阈值电压。可选地，在一些情况中，通过在单元边界处执行阈值电压注入(例如，离子注入)并且注入设置在单元边界处的伪栅极中来增加单元边界处的阈值电压。此外，在一些实施例中，通过在单元边界处使用硅锗(SiGe)沟道来增加单元边界处的阈值电压。在一些情况中，SiGe可以设置在衬底内的单元边界处和/或SiGe可以是设置在单元边界处的伪栅极的一部分。本发明实施例还提供另外两种用于制造半导体器件的方法。
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公开(公告)号：CN109427654A
公开(公告)日：2019-03-05
申请号：CN201711275931.2
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本公开提供了一种用于制造集成电路(IC)的方法。该方法包括接收IC布局，IC布局具有有源区、接合在有源区上的导电接触部件、以及待接合在所述导电接触部件的第一子集上并与导电接触部件的第二子集分隔开的导电通孔部件；评估导电通孔部件至导电接触部件的空间参数；以及根据空间参数修改IC布局，使得导电通孔部件具有S形弯曲形状。本公开还提供了另外的用于制造集成电路(IC)的方法。
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公开(公告)号：CN105428352B
公开(公告)日：2018-08-31
申请号：CN201510573824.2
申请日：2015-09-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 本发明公开了一种形成用于制造集成电路(IC)的布局设计的方法。该方法包括识别由布局设计的多个栅极结构布局图案的一个或多个片段占据的布局设计中的一个或多个区域；以及生成与识别的一个或多个区域重叠的布局图案组。多个栅极结构布局图案具有预定间距，预定间距小于预定光刻技术的空间分辨率。布局图案组的第一布局图案的宽度小于预定间距的两倍。本发明还涉及形成布局设计的方法。
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Patent Agency Ranking
公开(公告)号：CN108231687A
公开(公告)日：2018-06-29
申请号：CN201710985652.9
申请日：2017-10-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L29/423
Abstract: 本发明的实施例提供了金属栅极结构和相关方法，该方法包括在衬底上形成第一鳍和第二鳍。在各个实施例中，第一鳍具有第一栅极区域并且第二鳍具有第二栅极区域。例如，在第一栅极区域和第二栅极区域上方形成金属栅极线。在一些实施例中，金属栅极线从第一鳍延伸至第二鳍，并且金属栅极线包括牺牲金属部分。在各个实例中，实施线切割工艺以将金属栅极线分隔成第一金属栅极线和第二金属栅极线。在一些实施例中，牺牲金属部分防止线切割工艺期间的介电层的横向蚀刻。
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公开(公告)号：CN103165466B
公开(公告)日：2016-05-25
申请号：CN201210192150.8
申请日：2012-06-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/28 , H01L29/78 , H01L29/423
CPC classification number: H01L21/28123 , H01L27/0629 , H01L28/20 , H01L29/42376 , H01L29/66545 , H01L29/78
Abstract: 所描述的方法包括提供半导体衬底。在半导体衬底上方形成第一栅极结构，并且邻近第一栅极结构形成牺牲栅极结构。使用代替栅极方法，可以将牺牲栅极结构用于形成金属栅极结构。形成覆盖第一栅极结构和牺牲栅极结构的介电层。介电层在第一栅极结构的顶面上方具有第一厚度，并且在牺牲栅极结构的顶面上方具有的第二厚度，第二厚度小于第一厚度(例如，参见图5、图15、图26)。从而，介电层的随后平坦化工艺可以不与第一栅极结构接触。本发明还提供了包括多晶硅电阻器和金属栅极电阻器的半导体器件及其制造方法。
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公开(公告)号：CN105514083A
公开(公告)日：2016-04-20
申请号：CN201510495878.1
申请日：2015-08-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522
CPC classification number: H01L27/0207 , H01L23/5226 , H01L23/528 , H01L23/5283 , H01L23/5286 , H01L23/53271 , H01L2924/0002 , H01L2924/00 , H01L24/26
Abstract: 本发明提供了一种集成电路，包括位于第一层级上的第一层。第一层包括一组第一线。每条第一线均具有长度和宽度。每条第一线的长度均大于宽度。集成电路也包括位于与第一层级不同的第二层级上的第二层。第二层包括一组第二线。每条第二线均具有长度和宽度。每条第二线的长度均大于宽度。集成电路还包括连接件，连接件被配置为将一组第一线中的至少一条第一线与一组第二线中的至少一条第二线连接。连接件具有长度和宽度。一组第二线具有在第一方向上测量的一组第二线中的线与线之间的间距。第一连接件的长度大于或等于该间距。
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公开(公告)号：CN115527940A
公开(公告)日：2022-12-27
申请号：CN202210906285.X
申请日：2022-07-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 集成电路装置及其修改方法和形成方法，包括接收集成电路(IC)布局设计，其包括彼此邻接的第一电路单元和第二电路单元。第一电路单元包含第一IC部件，并且第二电路单元包含第二IC部件。当第一电路单元和第二电路单元邻接在一起时，确定第一IC部件和第二IC部件之间的距离小于预定阈值。修改IC布局设计，使得在修改后的IC布局设计中消除第一IC部件和第二IC部件之间的距离。
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公开(公告)号：CN114649405A
公开(公告)日：2022-06-21
申请号：CN202210190840.3
申请日：2022-02-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 半导体器件包括衬底。第一纳米片结构和第二纳米片结构设置在衬底上。第一纳米片结构和第二纳米片结构的每个具有至少一个形成源极/漏极区域的纳米片和包括导电栅极接触件的栅极结构。第一氧化物结构设置在第一纳米片结构和第二纳米片结构之间的衬底上。导电端子设置在第一氧化物结构中或上。导电端子、第一氧化物结构和第一纳米片结构的栅极结构限定电容器。本申请的实施例还涉及形成半导体器件的方法。
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