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公开(公告)号：CN111509031B
公开(公告)日：2023-07-14
申请号：CN202010076671.1
申请日：2020-01-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 本发明涉及半导体器件，该半导体器件包括具有顶面和栅极堆叠件的衬底。栅极堆叠件包括位于衬底上的栅极介电层和位于栅极介电层上的栅电极。半导体器件还包括多间隔件结构。该多间隔件包括形成在栅极堆叠件的侧壁上的第一间隔件、第二间隔件和第三间隔件。第二间隔件包括形成在第一间隔件的侧壁上的第一部分和形成在衬底的顶面上的第二部分。第二间隔件的第二部分在第一方向上具有逐渐减小的厚度。第三间隔件形成在第二间隔件的第二部分上和衬底的顶面上。半导体器件还包括形成在衬底中的源极/漏极区域，并且第三间隔件的部分邻接源极/漏极区域和第二间隔件的第二部分。本发明的实施例还涉及形成半导体器件的方法。
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公开(公告)号：CN114975262A
公开(公告)日：2022-08-30
申请号：CN202210286222.9
申请日：2022-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 一种半导体装置，包括多个半导体层的堆叠，垂直配置于半导体基底结构上；栅极介电层，具有多个部分各自围绕半导体层的一者；以及栅极，围绕栅极介电层。栅极介电层的每一部分具有顶部位于个别的半导体层上，以及底部位于半导体层下。顶部具有沿着垂直于半导体基底结构的上表面的垂直方向的顶部厚度，且底部具有沿着垂直方向的底部厚度。顶部厚度大于底部厚度。
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公开(公告)号：CN114864672A
公开(公告)日：2022-08-05
申请号：CN202210112332.3
申请日：2022-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/417 , H01L29/423 , H01L29/78 , H01L21/8234
Abstract: 提供一种晶体管。此晶体管包括：一第一源极/漏极外延特征部件、一第二源极/漏极外延特征部件以及二或多个半导体层配置于第一源极/漏极外延特征部件与第二源极/漏极外延特征部件之间。此二或多个半导体层由不同的材料组成。晶体管还包括一栅极电极层围绕此二或多个半导体层的至少一部分，其中晶体管具有二或多个阈值电压。
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公开(公告)号：CN113540220A
公开(公告)日：2021-10-22
申请号：CN202110347242.8
申请日：2021-03-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/49 , H01L21/336
Abstract: 本公开实施例提供一种半导体装置的形成方法。半导体装置的形成方法包括移除虚置栅极与虚置栅极介电层以形成凹陷于相邻的多个栅极间隔物之间。沉积栅极介电层于凹陷中，并沉积阻挡层于栅极介电层上。沉积第一功函数层于阻挡层上。形成第一抗反应层于第一功函数层上，而第一抗反应层减少第一功函数层的氧化。沉积填充材料于第一抗反应层上。
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公开(公告)号：CN110660736A
公开(公告)日：2020-01-07
申请号：CN201910198489.0
申请日：2019-03-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 本公开提供了一种制作半导体装置的方法，该方法与结构以用于掺杂p型金属氧化物半导体及/或n型金属氧化物半导体鳍状场效晶体管装置的源极/漏极区。在一些实施例中，方法包括：提供基板，其包括自基板延伸的鳍状物。在一些例子中，鳍状物包括通道区，多个源极/漏极区与通道区相邻并位于通道区的两侧上，栅极结构位于通道区上，以及主要间隔物位于栅极结构的侧壁上。在一些实施例中，形成多个接点开口，以提供通路至源极/漏极区，其中形成接点开口的步骤可蚀刻主要间隔物的一部分。在形成接点开口之后，可进行间隔物沉积与蚀刻工艺。在一些例子中，在进行间隔物沉积与蚀刻工艺之后，形成硅化物层于源极/漏极区上并接触源极/漏极区。
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Patent Agency Ranking
公开(公告)号：CN109585553A
公开(公告)日：2019-04-05
申请号：CN201810575190.8
申请日：2018-06-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/45 , H01L21/336
Abstract: 一种鳍式场效晶体管装置结构及其形成方法被提供。此鳍式场效晶体管装置结构包括延伸于基板之上的鳍片结构，以及形成于此鳍片结构的中间部分之上的栅极结构。此鳍片结构的中间部分被上述栅极结构所包覆。此鳍式场效晶体管装置结构包括相邻于上述栅极结构的源极/漏极结构，且此源极/漏极结构包括位于源极/漏极结构的外部分的掺杂区域，且此掺杂区域包括镓。此鳍式场效晶体管装置结构包括形成于上述源极/漏极结构的掺杂区域上的金属硅化物层，且此金属硅化物层直接接触上述源极/漏极结构的掺杂区域。
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公开(公告)号：CN107123680A
公开(公告)日：2017-09-01
申请号：CN201611247229.0
申请日：2016-12-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7833 , H01L21/30608 , H01L29/6656 , H01L29/66795 , H01L29/66803 , H01L29/7848 , H01L29/785 , H01L29/7851
Abstract: 提供一种鳍式场效应晶体管(FinFET)。FinFET包括衬底、栅极堆叠件以及应变源极和漏极区。衬底具有半导体鳍。栅极堆叠件横跨半导体鳍设置。此外，应变源极和漏极区位于半导体鳍的凹槽内并且位于栅极堆叠件旁边。此外，至少一个应变源极和漏极区具有顶部和底部，底部连接至顶部，并且顶部的底部宽度大于底部的顶部宽度。本发明实施例还涉及用于制造鳍式场效应晶体管的方法。
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公开(公告)号：CN1881580A
公开(公告)日：2006-12-20
申请号：CN200610057183.6
申请日：2006-03-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0266
Abstract: 本发明提供一种静电放电防护电路布局架构，包括：第一金属氧化物半导体元件区、第二金属氧化物半导体元件区以及第二掺杂型态的掺杂区。其中第一金属氧化物半导体元件区，具有第一掺杂型态的至少一源/漏极区；第二金属氧化物半导体元件区，具有第一掺杂型态的至少一源/漏极区，相邻于第一金属氧化物半导体元件区；以及第二掺杂型态的一掺杂区，设置于第一金属氧化物半导体元件以及第二金属氧化物半导体元件的源/漏极区之间，因此，于掺杂区以及源/漏极区交界处形成至少一二极管，以于静电放电事件时释放静电放电电荷。本发明所述静电放电防护电路布局架构，改善对于正静电放电电荷的静电放电防护能力。
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公开(公告)号：CN112530870B
公开(公告)日：2025-03-28
申请号：CN202010981181.6
申请日：2020-09-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H10D84/03
Abstract: 一种方法包括：分别在第一半导体区和第二半导体区上方形成第一栅极电介质和第二栅极电介质；沉积含镧层，该含镧层包括分别与第一栅极电介质和第二栅极电介质重叠的第一部分和第二部分；以及沉积硬掩模，硬掩模包括分别与含镧层的第一部分和第二部分重叠的第一部分和第二部分。该硬掩模不含钛和钽。该方法还包括形成图案化的蚀刻掩模以覆盖硬掩模的第一部分，其中硬掩模的第二部分暴露；去除硬掩模的第二部分和含镧层的第二部分；以及执行退火以将含镧层的第一部分中的镧驱入第一栅极电介质中。本发明的实施例还涉及形成半导体器件的方法。
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公开(公告)号：CN111834227B
公开(公告)日：2024-07-12
申请号：CN202010329115.0
申请日：2020-04-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/10 , H01L29/78 , H01L21/8238 , H01L27/092
Abstract: 在一种制造包括场效应晶体管(FET)的半导体器件的方法中，在衬底中形成牺牲区域，并且在衬底中形成沟槽。牺牲区域的部分暴露于沟槽中。通过至少部分地蚀刻牺牲区域来形成空间，在沟槽和空间中形成隔离绝缘层，并且形成栅极结构和源极/漏极区域。在源极/漏极区域下方的空间中形成空气间隔件。本发明的实施例还涉及半导体器件及其制造方法。
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