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公开(公告)号：CN115249654A
公开(公告)日：2022-10-28
申请号：CN202210650747.6
申请日：2022-06-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 一种方法包括形成从基底突出的第一和第二半导体鳍部。第一和第二半导体鳍部各包括交替的通道层和非通道层的一堆叠。方法还包括在第一和第二半导体鳍部之间形成一介电头盔，在介电头盔上形成一虚置栅极堆叠，图案化虚置栅极堆叠以暴露出一部分的介电头盔，去除介电头盔的暴露部分，以及形成一金属栅极结构使得介电头盔的留下部分是分隔位于第一和第二半导体鳍部之间的金属栅极结构。方法还包括在金属栅极结构的一部分的上方形成一接触部件。此接触部件的一侧壁位于第一半导体鳍部或第二半导体鳍部之一者与介电头盔的留下部分之间。
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公开(公告)号：CN108010967B
公开(公告)日：2020-08-14
申请号：CN201710711927.X
申请日：2017-08-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/08 , H01L21/336
Abstract: 本发明的实施例提供了一种制造半导体器件的方法。在包括第一区域和第二区域的有源区上方形成芯轴。保留第一区域和第二区域，从而用于分别形成FinFET的源极和漏极。将芯轴的形成在第二区域上方的部分破坏成第一部分和通过间隙与第一部分分离的第二部分。在芯轴的相对侧上形成间隔件。使用间隔件，限定鳍。鳍从有源区外向上突出。第二区域的对应于间隙的部分没有形成在其上方的鳍。在第一区域中且在鳍上外延生长源极。在第二区域的没有鳍的部分上外延生长漏极的至少一部分。本发明的实施例还提供了一种半导体器件。
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公开(公告)号：CN109427895A
公开(公告)日：2019-03-05
申请号：CN201711270023.4
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 一种用于缓解应变损失(如，在FinFET沟道中)的方法和结构，包括提供一种半导体器件，具有：衬底，具有衬底鳍部；有源鳍区域，形成在衬底鳍部的第一部分上方；拾取区域，形成在衬底鳍部的第二部分上方；以及锚接件，形成在衬底鳍部的第三部分上方。在一些实施例中，衬底鳍部包括第一材料，并且有源鳍区域包括与第一材料不同的第二材料。在各种示例中，锚接件设置在有源鳍区域与拾取区域之间并且与其中的每一个都相邻。本发明实施例涉及应变损失缓解方法及其结构。
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公开(公告)号：CN108010967A
公开(公告)日：2018-05-08
申请号：CN201710711927.X
申请日：2017-08-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/08 , H01L21/336
Abstract: 本发明的实施例提供了一种制造半导体器件的方法。在包括第一区域和第二区域的有源区上方形成芯轴。保留第一区域和第二区域，从而用于分别形成FinFET的源极和漏极。将芯轴的形成在第二区域上方的部分破坏成第一部分和通过间隙与第一部分分离的第二部分。在芯轴的相对侧上形成间隔件。使用间隔件，限定鳍。鳍从有源区外向上突出。第二区域的对应于间隙的部分没有形成在其上方的鳍。在第一区域中且在鳍上外延生长源极。在第二区域的没有鳍的部分上外延生长漏极的至少一部分。本发明的实施例还提供了一种半导体器件。
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公开(公告)号：CN113284886B
公开(公告)日：2025-03-25
申请号：CN202110014641.2
申请日：2021-01-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H10D89/10 , G06F30/392
Abstract: 集成芯片的有源器件区上的多段线的阵列延伸，以在相邻的隔离区域上形成伪器件结构。所得的伪器件结构是具有与有源器件区上的多段线的阵列相同的线宽度、线间距和节距的多段线的阵列。伪器件结构的多段线与有源器件区上的多段线在网格上。由于伪器件结构由与有源器件区上的多段线在网格上的多段线形成，所以伪器件结构可以比可能的情况更接近有源器件区。伪器件结构与有源器件区的所得接近度提高了抗凹陷性能，并且减小集成芯片上的空白空间。本发明的实施例涉及集成芯片及其设计和制造方法。
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公开(公告)号：CN115377004A
公开(公告)日：2022-11-22
申请号：CN202210729706.6
申请日：2022-06-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开提供一种半导体结构的形成方法。根据本公开的方法，包括：提供一工作部件，包括多个有源区(其包括通道区及源极/漏极区)以及在通道区与多个有源区相交的多个虚置栅极堆叠。虚置栅极堆叠包括一装置部及一端部。上述方法还包括：沉积一栅极间隔件于工作部件上；异向性蚀刻工作部件，以凹陷源极/漏极区，并由栅极间隔件层形成一栅极间隔件；形成一图案化的光刻胶层于工作部件上，以露出装置部及凹陷的源极/漏极区，同时覆盖端部；以及在形成图案化的光刻胶层之后，外延形成一源极/漏极特征部件于凹陷的源极/漏极区上。
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公开(公告)号：CN109427577A
公开(公告)日：2019-03-05
申请号：CN201711278072.2
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/308 , H01L21/033 , H01L21/8234
Abstract: 本文公开了具有线端延伸部的集成电路布局的各种示例。在一个示例中，一种方法包括接收集成电路布局，该集成电路布局包括：在第一方向上平行延伸的第一组形状和第二组形状，其中，第一组形状的间距不同于第二组形状的间距。横向构件形状被插入到集成电路布局中，其在垂直于第一方向的第二方向上延伸，并且一组线端延伸部被插入到集成电路布局中，其从第一组形状和第二组形状中的每个形状延伸至横向构件形状。提供包括第一组形状、第二组形状、横向构件形状、和一组线端延伸部的集成电路布局用于制造集成电路。本申请的实施例还提供了形成集成电路的方法。
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公开(公告)号：CN114864596A
公开(公告)日：2022-08-05
申请号：CN202210306474.3
申请日：2022-03-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/118 , H01L21/8238
Abstract: 本公开提出一种半导体结构。半导体结构包括基板，其具有分别为第一与第二导电型态的第一与第二井区。第一与第二井区在俯视图中沿着第一方向纵向延伸，第一与第二井区各自包括沿着垂直于第一方向的第二方向凸起的凸起部分与沿着第二方向凹陷的凹陷部分。第一井区的凸起部分嵌入第二井区的凹陷部分，反之亦然。第一源极/漏极结构位于第一井区的凸起部分上、第二源极/漏极结构位于第二井区上、第三源极/漏极结构位于第二井区的凸起部分上、以及第四源极/漏极结构位于第一井区上。第一与第二源极/漏极结构为第一导电型态。第三与第四源极/漏极结构为第二导电型态。
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公开(公告)号：CN109427895B
公开(公告)日：2022-04-19
申请号：CN201711270023.4
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 一种用于缓解应变损失(如，在FinFET沟道中)的方法和结构，包括提供一种半导体器件，具有：衬底，具有衬底鳍部；有源鳍区域，形成在衬底鳍部的第一部分上方；拾取区域，形成在衬底鳍部的第二部分上方；以及锚接件，形成在衬底鳍部的第三部分上方。在一些实施例中，衬底鳍部包括第一材料，并且有源鳍区域包括与第一材料不同的第二材料。在各种示例中，锚接件设置在有源鳍区域与拾取区域之间并且与其中的每一个都相邻。本发明实施例涉及应变损失缓解方法及其结构。
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公开(公告)号：CN109427577B
公开(公告)日：2020-12-08
申请号：CN201711278072.2
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/308 , H01L21/033 , H01L21/8234
Abstract: 本文公开了具有线端延伸部的集成电路布局的各种示例。在一个示例中，一种方法包括接收集成电路布局，该集成电路布局包括：在第一方向上平行延伸的第一组形状和第二组形状，其中，第一组形状的间距不同于第二组形状的间距。横向构件形状被插入到集成电路布局中，其在垂直于第一方向的第二方向上延伸，并且一组线端延伸部被插入到集成电路布局中，其从第一组形状和第二组形状中的每个形状延伸至横向构件形状。提供包括第一组形状、第二组形状、横向构件形状、和一组线端延伸部的集成电路布局用于制造集成电路。本申请的实施例还提供了形成集成电路的方法。
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