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公开(公告)号：CN106158852A
公开(公告)日：2016-11-23
申请号：CN201510133500.7
申请日：2015-03-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体器件包括：具有有源区的衬底、位于有源区上方的栅极结构、位于有源区上方并且电连接至有源区的下部导电层、以及位于下部导电层上方并且电连接至下部导电层的上部导电层。下部导电层与栅极结构至少部分地共高度。下部导电层包括相互间隔开的第一和第二导电区段。上部导电层包括与第一和第二导电区段重叠的第三导电区段。第三导电区段电连接至第一导电区段，并且与第二导电区段电隔离。本发明还涉及半导体器件的布局和制造方法。
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公开(公告)号：CN104252555A
公开(公告)日：2014-12-31
申请号：CN201310439610.7
申请日：2013-09-24
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0207 , G06F17/5077 , H01L21/32139 , H01L21/76816 , H01L21/76877 , H01L21/76892 , H01L23/522 , H01L23/5226 , H01L23/528 , H01L23/53209 , H01L23/53271 , H01L2027/11875 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供的方法包括在布局中放置两条导线。在布局中的两条导线的至少一部分上方放置两条切割线。切割线表示两条导线的切割部分，且在制造工艺限制内切割线彼此间隔开。在布局中连接两条切割线。在物理集成电路中，使用两条连接的平行切割线在衬底上方图案化两条导线。两条导线具有导电性。本发明提供了一种导线结构以及一种计算机可读介质。
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公开(公告)号：CN112563204A
公开(公告)日：2021-03-26
申请号：CN202011026437.4
申请日：2020-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 披露了半导体装置与其制造方法。例示性的方法包括：于基板的第一区中形成含第一半导体材料的第一半导体层；于第一半导体层与基板上交错沉积多个第二半导体层与多个第三半导体层，以形成半导体层堆叠，其中第二半导体层包括第二半导体材料，第三半导体层包括第一半导体材料，第二半导体材料与第一半导体材料不同，第二半导体层的一者的下表面接触第一区中的第一半导体层与基板的第二区中的基板；平坦化半导体层堆叠的上表面；以及图案化半导体层堆叠，以于第一区中形成第一半导体结构，以及于第二区中形成第二半导体层结构。
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公开(公告)号：CN106158852B
公开(公告)日：2020-01-14
申请号：CN201510133500.7
申请日：2015-03-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体器件包括：具有有源区的衬底、位于有源区上方的栅极结构、位于有源区上方并且电连接至有源区的下部导电层、以及位于下部导电层上方并且电连接至下部导电层的上部导电层。下部导电层与栅极结构至少部分地共高度。下部导电层包括相互间隔开的第一和第二导电区段。上部导电层包括与第一和第二导电区段重叠的第三导电区段。第三导电区段电连接至第一导电区段，并且与第二导电区段电隔离。本发明还涉及半导体器件的布局和制造方法。
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公开(公告)号：CN103093020A
公开(公告)日：2013-05-08
申请号：CN201210242408.0
申请日：2012-07-12
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5081
Abstract: 本发明提供了用于设计集成电路或其他半导体器件同时通过与其上显示设计布局的GUI的交互直接访问设计规则和设计特征库的系统和方法。设计规则可以直接链接至图案库的设计特征并输入设计布局。设计规则可以在设计布局的同时或者在进行设计规则检测的同时被直接访问，并且在创建布局的过程中可以使用来自图案库的设计特征。
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Patent Agency Ranking
公开(公告)号：CN103077887A
公开(公告)日：2013-05-01
申请号：CN201210382936.6
申请日：2012-10-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/8238
CPC classification number: H01L21/28008 , H01L21/823807 , H01L21/823814 , H01L21/823828 , H01L21/823878 , H01L27/0207 , H01L27/088 , H01L27/092
Abstract: 公开了一种用于制造半导体器件的方法。在位于衬底上方的层间电介质(ILD)中的两个有源栅极部件之间形成伪栅极部件。在衬底中形成隔离部件，以及在隔离部件上方形成伪栅极部件。在衬底中的有源栅极部件的边缘处形成源极/漏极(S/D)部件，用于形成晶体管器件。所公开的方法提供了用于降低晶体管器件之间的寄生电容的改进方法。在实施例中，通过将物质引入到伪栅极部件内以增加伪栅极部件的电阻来实现这种改进的形成方法。本发明还提供了一种半导体器件。
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公开(公告)号：CN107230636A
公开(公告)日：2017-10-03
申请号：CN201611044666.2
申请日：2016-11-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/31055 , H01L21/265 , H01L21/31053 , H01L21/76819 , H01L21/76825 , H01L21/76829 , H01L21/76837 , H01L21/823431 , H01L21/823437 , H01L21/823481 , H01L27/0886 , H01L29/0649 , H01L29/66795 , H01L29/785
Abstract: 在一种制造半导体装置的方法中，第一介电层形成于设置于基板上的下方结构上。抗平坦化层形成于第一介电层上。第二介电层形成于第一介电层及抗平坦化层上。对第二介电层、抗平坦化层及第一介电层执行平坦化作业。抗平坦化层由异于第一介电层的材料所制成。
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公开(公告)号：CN104252555B
公开(公告)日：2017-07-28
申请号：CN201310439610.7
申请日：2013-09-24
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0207 , G06F17/5077 , H01L21/32139 , H01L21/76816 , H01L21/76877 , H01L21/76892 , H01L23/522 , H01L23/5226 , H01L23/528 , H01L23/53209 , H01L23/53271 , H01L2027/11875 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供的方法包括在布局中放置两条导线。在布局中的两条导线的至少一部分上方放置两条切割线。切割线表示两条导线的切割部分，且在制造工艺限制内切割线彼此间隔开。在布局中连接两条切割线。在物理集成电路中，使用两条连接的平行切割线在衬底上方图案化两条导线。两条导线具有导电性。本发明提供了一种导线结构以及一种计算机可读介质。
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公开(公告)号：CN103093020B
公开(公告)日：2017-04-12
申请号：CN201210242408.0
申请日：2012-07-12
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5081
Abstract: 提供了用于设计集成电路或其他半导体器件同时通过与其上显示设计布局的GUI的交互直接访问设计规则和设计特征库的系统和方法。设计规则可以直接链接至图案库的设计特征并输入设计布局。设计规则可以在设计布局的同时或者在进行设计规则检测的同时被直接访问，并且在创建布局的过程中可以使用来自图案库的设计特征。
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公开(公告)号：CN105374813A
公开(公告)日：2016-03-02
申请号：CN201410844399.1
申请日：2014-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: G06F17/5072 , G06F17/5077 , G06F17/5081 , H01L27/0207 , H01L27/11807 , H01L2027/11874
Abstract: 本发明提供了一种用于单元行设计的后布局邻接处理。在实施例中，将第一单元和第二单元放置在第一单元行中以及将第三单元和第四单元放置至第二单元行内。在放置之后分析将电源和接地轨连接至下面的结构的通孔以确定这些通孔是否可以合并或完全去除。通过合并和去除紧密放置的通孔，可以绕开光刻的物理限制，允许形成更小的结构。
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