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公开(公告)号：CN109427895A
公开(公告)日：2019-03-05
申请号：CN201711270023.4
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 一种用于缓解应变损失(如，在FinFET沟道中)的方法和结构，包括提供一种半导体器件，具有：衬底，具有衬底鳍部；有源鳍区域，形成在衬底鳍部的第一部分上方；拾取区域，形成在衬底鳍部的第二部分上方；以及锚接件，形成在衬底鳍部的第三部分上方。在一些实施例中，衬底鳍部包括第一材料，并且有源鳍区域包括与第一材料不同的第二材料。在各种示例中，锚接件设置在有源鳍区域与拾取区域之间并且与其中的每一个都相邻。本发明实施例涉及应变损失缓解方法及其结构。
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公开(公告)号：CN105374813B
公开(公告)日：2018-10-23
申请号：CN201410844399.1
申请日：2014-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 本发明提供了一种用于单元行设计的后布局邻接处理。在实施例中，将第一单元和第二单元放置在第一单元行中以及将第三单元和第四单元放置至第二单元行内。在放置之后分析将电源和接地轨连接至下面的结构的通孔以确定这些通孔是否可以合并或完全去除。通过合并和去除紧密放置的通孔，可以绕开光刻的物理限制，允许形成更小的结构。
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公开(公告)号：CN102194698B
公开(公告)日：2013-01-16
申请号：CN201010502142.X
申请日：2010-09-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/311
CPC classification number: H01L21/31144 , H01L21/28017 , H01L21/31116 , H01L29/66795
Abstract: 本发明提供在半导体元件的制造过程中移除硬掩模的方法，该方法包括如下步骤：于基底上的结构之上形成保护层，例如为底部抗反射涂层或其他介电层，并沿着结构的侧边形成间隙壁。在一实施例中，这些结构为栅极电极，具有硬掩模形成于其上，以及间隙壁沿着栅极电极的侧边形成。在保护层之上形成光致抗蚀剂层，且光致抗蚀剂层可以被图案化，以移除在部分保护层上的光致抗蚀剂层的一部分，之后进行回蚀工艺，使得邻接间隙壁的保护层残留以保护间隙壁，然后当保护层保护间隙壁时移除硬掩模。本发明有利于形成的元件的操作。
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公开(公告)号：CN114512444A
公开(公告)日：2022-05-17
申请号：CN202210015039.5
申请日：2022-01-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L23/535 , H01L27/088
Abstract: 本公开提出一种半导体结构与其形成方法。例示性的半导体结构包括隔有栅极结构的第一源极/漏极接点与第二源极/漏极接点；蚀刻停止层位于第一源极/漏极接点与第二源极/漏极接点上；导电结构位于蚀刻停止层中并直接接触第一源极/漏极接点与第二源极/漏极接点；介电层位于蚀刻停止层上；以及接点通孔延伸穿过介电层并电性连接至导电结构。通过提供导电结构，有利于减少半导体结构的内连线结构中的金属线路数目。
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公开(公告)号：CN109427895B
公开(公告)日：2022-04-19
申请号：CN201711270023.4
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 一种用于缓解应变损失(如，在FinFET沟道中)的方法和结构，包括提供一种半导体器件，具有：衬底，具有衬底鳍部；有源鳍区域，形成在衬底鳍部的第一部分上方；拾取区域，形成在衬底鳍部的第二部分上方；以及锚接件，形成在衬底鳍部的第三部分上方。在一些实施例中，衬底鳍部包括第一材料，并且有源鳍区域包括与第一材料不同的第二材料。在各种示例中，锚接件设置在有源鳍区域与拾取区域之间并且与其中的每一个都相邻。本发明实施例涉及应变损失缓解方法及其结构。
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Patent Agency Ranking
公开(公告)号：CN109427654B
公开(公告)日：2020-12-25
申请号：CN201711275931.2
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本公开提供了一种用于制造集成电路(IC)的方法。该方法包括接收IC布局，IC布局具有有源区、接合在有源区上的导电接触部件、以及待接合在所述导电接触部件的第一子集上并与导电接触部件的第二子集分隔开的导电通孔部件；评估导电通孔部件至导电接触部件的空间参数；以及根据空间参数修改IC布局，使得导电通孔部件具有S形弯曲形状。本公开还提供了另外的用于制造集成电路(IC)的方法。
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公开(公告)号：CN102194698A
公开(公告)日：2011-09-21
申请号：CN201010502142.X
申请日：2010-09-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/311
CPC classification number: H01L21/31144 , H01L21/28017 , H01L21/31116 , H01L29/66795
Abstract: 本发明提供在半导体元件的制造过程中移除硬掩模的方法，该方法包括如下步骤：于基底上的结构之上形成保护层，例如为底部抗反射涂层或其他介电层，并沿着结构的侧边形成间隙壁。在一实施例中，这些结构为栅极电极，具有硬掩模形成于其上，以及间隙壁沿着栅极电极的侧边形成。在保护层之上形成光致抗蚀剂层，且光致抗蚀剂层可以被图案化，以移除在部分保护层上的光致抗蚀剂层的一部分，之后进行回蚀工艺，使得邻接间隙壁的保护层残留以保护间隙壁，然后当保护层保护间隙壁时移除硬掩模。本发明有利于形成的元件的操作。
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公开(公告)号：CN112582346A
公开(公告)日：2021-03-30
申请号：CN202011055733.7
申请日：2020-09-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L27/02
Abstract: 一种用于制造集成电路的方法包括接收定义半导体结构的IC设计布局，半导体结构具有在第一方向上纵向延伸的通孔轨，并且通孔轨接触在垂直于第一方向的第二方向上纵向延伸的源极接点。方法还包括使用IC设计布局上的图案识别来识别通孔轨、源极接点、与源极接点相距一定距离的漏极接点、以及夹设在源极接点和漏极接点之间的栅极结构。方法还包括确定要加入至IC设计布局中的突出通孔的位置、长度以及宽度。方法还包括在所确定的位置将具有所确定的长度和宽度的突出通孔加入至IC设计布局，以提供修改后的IC设计布局。
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公开(公告)号：CN105514083B
公开(公告)日：2018-07-10
申请号：CN201510495878.1
申请日：2015-08-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522
CPC classification number: H01L27/0207 , H01L23/5226 , H01L23/528 , H01L23/5283 , H01L23/5286 , H01L23/53271 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种集成电路，包括位于第一层级上的第一层。第一层包括一组第一线。每条第一线均具有长度和宽度。每条第一线的长度均大于宽度。集成电路也包括位于与第一层级不同的第二层级上的第二层。第二层包括一组第二线。每条第二线均具有长度和宽度。每条第二线的长度均大于宽度。集成电路还包括连接件，连接件被配置为将一组第一线中的至少一条第一线与一组第二线中的至少一条第二线连接。连接件具有长度和宽度。一组第二线具有在第一方向上测量的一组第二线中的线与线之间的间距。第一连接件的长度大于或等于该间距。
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公开(公告)号：CN106158852A
公开(公告)日：2016-11-23
申请号：CN201510133500.7
申请日：2015-03-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体器件包括：具有有源区的衬底、位于有源区上方的栅极结构、位于有源区上方并且电连接至有源区的下部导电层、以及位于下部导电层上方并且电连接至下部导电层的上部导电层。下部导电层与栅极结构至少部分地共高度。下部导电层包括相互间隔开的第一和第二导电区段。上部导电层包括与第一和第二导电区段重叠的第三导电区段。第三导电区段电连接至第一导电区段，并且与第二导电区段电隔离。本发明还涉及半导体器件的布局和制造方法。
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