公开(公告)号：CN113380703B

公开(公告)日：2024-05-07

申请号：CN202110592173.7

申请日：2021-05-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈重辉 ,  谢正祥 ,  陈万得 ,  张子敬 ,  陈威志 ,  沈瑞滨 ,  傅敬铭

IPC: H01L21/822 ,  H01L27/06

Abstract: 制造基于双架构兼容设计的半导体器件的方法包括：在晶体管(TR)层中形成晶体管组件；并执行制造附加组件的以下操作中的一种(A)埋入式电源轨(BPR)类型的架构，(B)非埋入式电源轨(非BPR)类型的架构。步骤(A)包括，在相应的sub‑TR层中形成各个非伪sub‑TR结构，以及在相应的supra‑TR层中形成各个伪supra‑TR结构，该伪结构是相应的第一伪像。步骤(B)包括，在相应的supra‑TR层中形成各个非伪supra‑TR结构，并形成各个伪supra‑TR结构，该伪结构是相应的第二伪像，第一和第二伪像由双架构兼容涉及产生，适合于适应BPR类型的架构。本申请的实施例还涉及半导体器件。

公开(公告)号：CN114649405A

公开(公告)日：2022-06-21

申请号：CN202210190840.3

申请日：2022-02-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈重辉 ,  陈万得 ,  钟淑维 ,  谢东衡 ,  张子敬 ,  余宗欣 ,  张永丰

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 半导体器件包括衬底。第一纳米片结构和第二纳米片结构设置在衬底上。第一纳米片结构和第二纳米片结构的每个具有至少一个形成源极/漏极区域的纳米片和包括导电栅极接触件的栅极结构。第一氧化物结构设置在第一纳米片结构和第二纳米片结构之间的衬底上。导电端子设置在第一氧化物结构中或上。导电端子、第一氧化物结构和第一纳米片结构的栅极结构限定电容器。本申请的实施例还涉及形成半导体器件的方法。

公开(公告)号：CN111490042A

公开(公告)日：2020-08-04

申请号：CN202010076575.7

申请日：2020-01-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈重辉 ,  张子敬 ,  陈万得

IPC: H01L27/02 ,  G06F30/392

Abstract: 半导体器件包括：有源区，位于晶体管层中；接触件-源极/漏极(CSD)导体，位于晶体管层中；栅极导体，位于晶体管层中并与相应的CSD导体交错；VG结构，位于晶体管层中以及有源区上方；以及第一栅极信号承载(GSC)导体，位于晶体管层上方的M_1st层中，该第一GSC导体位于有源区上方；并且其中，有源区和第一GSC导体的相应长轴基本在第一方向上延伸；并且CSD导体和栅极导体的相应长轴基本在第二方向上延伸，第二方向基本垂直于第一方向。本发明的实施例还提供了制造半导体器件的方法及其系统。

公开(公告)号：CN114709207A

公开(公告)日：2022-07-05

申请号：CN202210162204.X

申请日：2022-02-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈重辉 ,  张子敬 ,  陈威志 ,  陈万得 ,  余宗欣 ,  谢正祥

IPC: H01L27/02 ,  H01L27/118

Abstract: 本公开总体涉及利用第一和第二设计规则而设计和制造的电路。一种集成电路(IC)包括：多个finfet单元，该多个finfet单元是利用数字电路设计规则设计的以提供具有降低的单元高度的较小finfet单元，以及包括多个finfet单元中的第一finfet单元并且包括至少一个切割金属层的模拟电路单元结构。具有降低的单元高度的较小finfet单元在一个方向上提供第一较短金属轨道，并且至少一个切割金属层在另一方向上提供第二较短金属轨道，以提高集成电路中的最大电迁移电流。

公开(公告)号：CN114649264A

公开(公告)日：2022-06-21

申请号：CN202210057827.0

申请日：2022-01-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈重辉 ,  陈万得 ,  张子敬 ,  余宗欣

IPC: H01L21/8234 ,  H01L27/088

Abstract: 本发明实施例提供一种半导体装置及其制造方法。所述半导体装置包含沿第一方向延伸的第一有源区。所述半导体装置还包含沿所述第一方向延伸的第二有源区。所述半导体装置进一步包含沿垂直于所述第一方向的第二方向延伸的第一栅极。所述第一栅极具有安置于所述第一有源区与所述第二有源区之间的第一片段。另外，所述半导体装置包含沿所述第二方向延伸且跨所述第一有源区及所述第二有源区的第一电导体，其中所述第一栅极的所述第一片段及所述第一电导体部分重叠以形成第一电容器。

公开(公告)号：CN113380795A

公开(公告)日：2021-09-10

申请号：CN202110591262.X

申请日：2021-05-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈重辉 ,  张子敬 ,  谢正祥

IPC: H01L27/088 ,  H01L27/092 ,  H01L21/8234 ,  H01L21/8238 ,  G06F30/3947

Abstract: 一种集成电路(IC)器件，包括：衬底，具有相对的第一面和第二面；有源区，位于衬底的第一面上方；第一导电图案，位于有源区上方；以及第二导电图案，位于衬底的第二面下方。有源区包括第一部分和第二部分。第一导电图案电连接至有源区的第一部分和第二部分。第二导电图案电连接至有源区的第一部分和第二部分。本发明还涉及集成电路器件的制造以及集成电路制造系统。

公开(公告)号：CN113380703A

公开(公告)日：2021-09-10

申请号：CN202110592173.7

申请日：2021-05-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈重辉 ,  谢正祥 ,  陈万得 ,  张子敬 ,  陈威志 ,  沈瑞滨 ,  傅敬铭

IPC: H01L21/822 ,  H01L27/06

Abstract: 制造基于双架构兼容设计的半导体器件的方法包括：在晶体管(TR)层中形成晶体管组件；并执行制造附加组件的以下操作中的一种(A)埋入式电源轨(BPR)类型的架构，(B)非埋入式电源轨(非BPR)类型的架构。步骤(A)包括，在相应的sub‑TR层中形成各个非伪sub‑TR结构，以及在相应的supra‑TR层中形成各个伪supra‑TR结构，该伪结构是相应的第一伪像。步骤(B)包括，在相应的supra‑TR层中形成各个非伪supra‑TR结构，并形成各个伪supra‑TR结构，该伪结构是相应的第二伪像，第一和第二伪像由双架构兼容涉及产生，适合于适应BPR类型的架构。本申请的实施例还涉及半导体器件。