公开(公告)号：CN118280996A

公开(公告)日：2024-07-02

申请号：CN202410267774.4

申请日：2024-03-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈冠宇 ,  林俊言 ,  曾威程 ,  林威呈 ,  彭士玮 ,  曾健庭

IPC: H01L27/092 ,  H01L23/528 ,  H01L23/48 ,  H01L21/8238 ,  H10B10/00

Abstract: 一种半导体器件包括：有源区域，在第一方向上延伸；第一金属到S/D(MD)接触结构，在垂直的第二方向上延伸，并且在有源区域上方并耦合到有源区域；第一金属化层，位于第一MD接触结构上方，并具有在第一方向上延伸且各自具有相对于第二方向基本上相同的宽度的M_1区段，M_1区段包括M_1路由区段，以及具有在第一MD接触结构上方并耦合到第一MD接触结构的部分的M_1电力网(PG)区段；第二金属化层，在第一金属化层上方并且具有在第二方向上延伸并且包括被配置用于第一参考电压的M_2PG轨的M_2区段，M_2PG轨的部分在M_1PG区段上方并且耦合到M_1PG区段。M_2PG轨跨过多个单元区域延伸。本申请的实施例还提供了形成半导体器件的方法。

公开(公告)号：CN118173561A

公开(公告)日：2024-06-11

申请号：CN202410084681.8

申请日：2024-01-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈冠宇 ,  林俊言 ,  洪昕扬 ,  黄敬余 ,  林威呈 ,  曾健庭 ,  吴亭昀 ,  何韦德 ,  廖思雅

IPC: H01L27/092 ,  H01L21/8238 ,  H01L23/48

Abstract: 方法包括：形成包括交替设置的伪层和半导体层的多层堆叠件；以及在多层堆叠件的侧壁和顶面上形成多个伪栅极堆叠件。多个伪栅极堆叠件中的两个彼此紧邻，并且在它们之间具有间隔。在多层堆叠件中形成第一源极/漏极区域和第二源极/漏极区域，第二源极/漏极区域与第一源极/漏极区域重叠。方法还包括：用多个替换栅极堆叠件替换多个伪栅极堆叠件；用第一介电隔离区域替换多个替换栅极堆叠件中的第一个；在间隔中形成深接触插塞；在深接触插塞上方形成前侧通孔；以及在深接触插塞下方形成背侧通孔，其中，前侧通孔通过深接触插塞电连接至背侧通孔。本申请的实施例还涉及半导体结构及其形成方法。

公开(公告)号：CN113297823B

公开(公告)日：2024-02-20

申请号：CN202110183791.6

申请日：2021-02-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林俊言 ,  谢东衡 ,  杨宝如

IPC: G06F30/3947 ,  G06F30/398 ,  H01L21/8238 ,  H01L27/092

Abstract: 本公开涉及一种集成芯片、多重晶体管装置及其制造方法，制造方法包括：接收电路设计图的初始布局设计。初始布局设计包括设置于连续鳍片上的第一栅极电极、第二栅极电极及虚拟栅极电极。第一源极/漏极区域设置于第一栅极电极与虚拟栅极电极之间，而第二源极/漏极区域设置于第二栅极电极与虚拟栅极电极之间。上述方法还包括判断第一或第二源极/漏极区域中的至少一者是否对应电路设计图中的漏极，以及当第一或第二源极/漏极区域中的至少一者对应电路设计图中的漏极时，修改初始布局设计以增加与虚拟栅极电极有关的虚拟临界电压，以提供修改后布局设计。

公开(公告)号：CN119403207A

公开(公告)日：2025-02-07

申请号：CN202411386070.5

申请日：2024-09-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 尤韦翔 ,  黄瑞乾 ,  林俊言 ,  廖思雅

IPC: H10D84/03 ,  H10D84/85 ,  H01L23/48 ,  H01L23/528 ,  H01L23/538

Abstract: 本申请的实施例提供了多栅极器件及其形成方法。方法包括形成第一互补场效应晶体管(CFET)和第二CFET。第一CFET包括第一下部晶体管和与第一下部晶体管重叠的第一上部晶体管。第二CFET包括第二下部晶体管和与第二下部三极管重叠的第二上部三极管。方法还包括执行第一蚀刻工艺以形成第一开口，其中第一蚀刻工艺包括蚀刻第一上部晶体管与第二上部晶体管之间的第一栅极堆叠，以及蚀刻第下部晶体管与所二下部晶体管之间的第二栅极堆叠。第一开口用介电材料填充以形成介电区域。该方法还包括执行第二蚀刻工艺以蚀刻介电区域的中间部分并形成第二开口，以及用导电材料填充第二开口以形成通孔。

公开(公告)号：CN118645490A

公开(公告)日：2024-09-13

申请号：CN202410646314.2

申请日：2024-05-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林俊言 ,  彭士伟 ,  林威呈 ,  曾健庭

IPC: H01L23/50 ,  H01L27/088 ,  H01L21/8234

Abstract: 本申请的实施例提供了半导体器件、集成电路器件及其制造方法。在一些实施例中，IC器件包括设置在第一平面中的第一导电层中的第一导线、设置在第二平面中的第二导电层中的第二导线以及连接第一导线和第二导线的导体，导体包括导电壁，导电壁设置在基本上横向于所述第一平面的平面中，并且具有在基本上平行于第一平面的方向上的长度和在基本上横向于第一平面的方向上的高度。在一些实施例中，导电壁包括将两个金属扩散区电互连的导电板，每个金属扩散区电连接到第一和第二导线中相应的一个。在其它实施例中，导电壁包括彼此邻接的两个金属扩散区，每个金属扩散区电连接到第一和第二导线中相应的一个。

公开(公告)号：CN118280992A

公开(公告)日：2024-07-02

申请号：CN202410267893.X

申请日：2024-03-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 侯永清 ,  鲁立忠 ,  曾健庭 ,  林威呈 ,  林俊言 ,  黄敬余

IPC: H01L27/088 ,  H01L27/092 ,  H01L21/8234 ,  H01L21/8238 ,  H01L23/48

Abstract: 器件包括：第一晶体管层，包括第一栅电极；以及第二晶体管层，包括与第一晶体管层堆叠的第二栅电极。包括导线的金属间结构设置在第一晶体管层和第二晶体管层之间。第一栅极接触件沿第一栅电极的侧壁从第一栅电极的顶面延伸至导线48G。第二栅极接触件沿第二栅电极的侧壁从第二栅电极的顶面延伸至导线。第一栅电极通过第一栅极接触件、第二栅极接触件和导线电连接至第二栅电极。本申请的实施例还涉及半导体器件及其形成方法。

公开(公告)号：CN115528022A

公开(公告)日：2022-12-27

申请号：CN202210886658.1

申请日：2022-07-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林俊言 ,  谢东衡 ,  杨宝如

IPC: H01L27/02

Abstract: 一种半导体结构的制造方法包括：接收包括布局块的集成电路(IC)设计布局，布局块包括沿第一方向设置的多个第一线图案，延伸第一线图案的长度，连接第一线图案设置在小于预设值的距离内的多个部分，形成设置在布局块之外且平行于第一线图案的多个第二线图案，形成与布局块的多个边缘重叠的多个心轴条图案，心轴条图案沿着垂直于第一方向的第二方向定向，以及输出用于遮罩制造的图案布局，其中此图案布局包括布局块、第一线图案、第二线图案以及心轴条图案。

公开(公告)号：CN109427897B

公开(公告)日：2022-05-03

申请号：CN201711284556.8

申请日：2017-12-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 范家声 ,  林俊言 ,  谢东衡 ,  杨宝如

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/423 ,  H01L21/266

Abstract: 本发明实施例提供一种用于缓解包括连续有源区的器件中的泄漏电流的方法和结构。在一些实施例中，通过改变光掩模逻辑操作(LOP)以在单元边界处反转阈值电压类型来增加单元边界处的阈值电压。可选地，在一些情况中，通过在单元边界处执行阈值电压注入(例如，离子注入)并且注入设置在单元边界处的伪栅极中来增加单元边界处的阈值电压。此外，在一些实施例中，通过在单元边界处使用硅锗(SiGe)沟道来增加单元边界处的阈值电压。在一些情况中，SiGe可以设置在衬底内的单元边界处和/或SiGe可以是设置在单元边界处的伪栅极的一部分。本发明实施例还提供另外两种用于制造半导体器件的方法。

公开(公告)号：CN117199075A

公开(公告)日：2023-12-08

申请号：CN202310661668.X

申请日：2023-06-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭士玮 ,  林俊言 ,  曾健庭

IPC: H01L27/092 ,  H01L27/02 ,  H01L21/8238 ,  B82Y10/00 ,  B82Y40/00 ,  B82Y30/00

Abstract: 一种半导体装置及其制造方法，半导体装置(具有混合的CMOS结构)包含第一单元区域至第四单元区域。在相对于例如Z轴上，第一单元区域及第二单元区域的每一者包含一对纳米片的第一堆叠及第二堆叠。第一堆叠的纳米片具有第一掺质类型，例如N型。第二堆叠的纳米片具有第二掺质类型，例如P型。在相对于第二方向(例如Y轴)上，每一对第一堆叠及第二堆叠代表CMOS结构。第三单元区域或第四单元区域中的每一个具有CFET结构，在相对于Z轴上，CFET结构为一种互补式金属氧化物半导体结构的类型。在相对于Y轴上，第三单元区域及第四单元区域彼此相邻。

公开(公告)号：CN116344544A

公开(公告)日：2023-06-27

申请号：CN202310085480.5

申请日：2023-02-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 曾健庭 ,  萧锦涛 ,  方上维 ,  林俊言 ,  黄圣丰 ,  郑仪侃 ,  鲁立忠

IPC: H01L27/088 ,  H01L21/8234 ,  H01L27/092 ,  H01L21/8238

Abstract: 半导体器件包括位于第一行中的第一单元，其中，第一行在第一方向上延伸，第一单元具有在垂直于第一方向的第二方向上测量的第一单元高度。半导体器件还包括位于第一行中的第二单元，其中，第二单元具有在第二方向上测量的第二单元高度，第二单元高度小于第一单元高度。第二单元包括具有在第二方向上测量的第一宽度的第一有源区域以及具有在第二方向上测量的第二宽度的第二有源区域，其中，第二宽度与第一宽度不同。本申请的实施例还涉及制造半导体器件的方法。