-
公开(公告)号：CN112582428A
公开(公告)日：2021-03-30
申请号：CN202011031328.1
申请日：2020-09-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种根据本公开的集成电路(IC)装置，包括：一基板，包含第一表面以及与第一表面相对的第二表面；一重布层，被设置于第一表面上且包括导电特征；一钝化结构，被设置于重布层上；一金属‑绝缘体‑金属(MIM)电容器，被嵌入于钝化结构中；一虚拟MIM特征，被嵌入于钝化结构中且包括一开口；一顶部接触垫，位于钝化结构上；一接触通孔，在导电特征与顶部接触垫之间延伸；以及一贯穿通孔，延伸穿过钝化结构及基板。虚拟MIM特征与MIM电容器分隔，且贯穿通孔延伸穿过虚拟MIM特征的上述开口，且不接触虚拟MIM特征。
-
公开(公告)号：CN106206578A
公开(公告)日：2016-12-07
申请号：CN201510229008.X
申请日：2015-05-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明提供了一种半导体结构及其制造方法。本发明的一些实施例提供了一种半导体器件，其包括衬底和衬底上的栅极结构。第一导电类型的第一阱区域位于衬底中，接近栅极结构的第一侧壁。第二导电类型的第二阱区域也位于衬底中，接近栅极结构的第二侧壁。导电区域设置在第二阱区域中。导电区域可以为外延区域。导电区域和栅极结构之间的第二阱区域内的化学组成与第二阱区域中的化学组成基本同质。
-
公开(公告)号：CN103208521A
公开(公告)日：2013-07-17
申请号：CN201210193774.1
申请日：2012-06-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
CPC classification number: H01L21/823412 , H01L21/823418 , H01L21/823456 , H01L27/088
Abstract: 一种器件，包括：第一HVMOS器件和第二HVMOS器件，每一个HVMOS器件都包括半导体衬底上方的栅电极，其中，第一HVMOS器件和第二HVMOS器件的栅电极分别具有第一栅极长度和第二栅极长度，且第二栅极长度大于第一栅极长度。第一HVMOS器件和第二HVMOS器件中的每一个分别都包括：p型第一阱区和n型第二阱区；以及本征区，位于第一阱区和第二阱区之间并与第一阱区和第二阱区接触。第一阱区和第二阱区的杂质浓度高于本征区的杂质浓度。第一HVMOS器件的本征区和第二HVMOS器件的本征区分别具有第一本征区长度和第二本征区长度，其中，第二本征区长度大于第一本征区长度。本发明还提供了HVMOS器件及其形成方法。
-
公开(公告)号：CN111211061B
公开(公告)日：2022-05-13
申请号：CN201911140553.6
申请日：2019-11-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/60
Abstract: 根据本申请的实施例，提供了形成半导体器件的方法，包括在半导体晶圆上形成晶种层，在晶种层上涂覆光刻胶，实施光刻工艺以曝光光刻胶，以及显影光刻胶以在光刻胶中形成开口。暴露晶种层，并且其中，该开口包括金属焊盘的第一开口和金属线的连接至第一开口的第二开口。在第一开口和第二开口的连接点处，形成金属贴片的第三开口，使得开口和与第一开口相邻的所有角度都大于90度。该方法还包括在光刻胶的开口中镀金属焊盘、金属线和金属贴片，去除光刻胶，以及蚀刻晶种层以留下金属焊盘、金属线和金属贴片。根据本申请的实施例，还提供了其他形成半导体器件的方法。
-
Patent Agency Ranking
公开(公告)号：CN111211061A
公开(公告)日：2020-05-29
申请号：CN201911140553.6
申请日：2019-11-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/60
Abstract: 根据本申请的实施例，提供了形成半导体器件的方法，包括在半导体晶圆上形成晶种层，在晶种层上涂覆光刻胶，实施光刻工艺以曝光光刻胶，以及显影光刻胶以在光刻胶中形成开口。暴露晶种层，并且其中，该开口包括金属焊盘的第一开口和金属线的连接至第一开口的第二开口。在第一开口和第二开口的连接点处，形成金属贴片的第三开口，使得开口和与第一开口相邻的所有角度都大于90度。该方法还包括在光刻胶的开口中镀金属焊盘、金属线和金属贴片，去除光刻胶，以及蚀刻晶种层以留下金属焊盘、金属线和金属贴片。根据本申请的实施例，还提供了其他形成半导体器件的方法。
-
公开(公告)号：CN114649405A
公开(公告)日：2022-06-21
申请号：CN202210190840.3
申请日：2022-02-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 半导体器件包括衬底。第一纳米片结构和第二纳米片结构设置在衬底上。第一纳米片结构和第二纳米片结构的每个具有至少一个形成源极/漏极区域的纳米片和包括导电栅极接触件的栅极结构。第一氧化物结构设置在第一纳米片结构和第二纳米片结构之间的衬底上。导电端子设置在第一氧化物结构中或上。导电端子、第一氧化物结构和第一纳米片结构的栅极结构限定电容器。本申请的实施例还涉及形成半导体器件的方法。
-
公开(公告)号：CN106206578B
公开(公告)日：2021-03-16
申请号：CN201510229008.X
申请日：2015-05-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明提供了一种半导体结构及其制造方法。本发明的一些实施例提供了一种半导体器件，其包括衬底和衬底上的栅极结构。第一导电类型的第一阱区域位于衬底中，接近栅极结构的第一侧壁。第二导电类型的第二阱区域也位于衬底中，接近栅极结构的第二侧壁。导电区域设置在第二阱区域中。导电区域可以为外延区域。导电区域和栅极结构之间的第二阱区域内的化学组成与第二阱区域中的化学组成基本同质。
-
公开(公告)号：CN103208521B
公开(公告)日：2016-08-17
申请号：CN201210193774.1
申请日：2012-06-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
CPC classification number: H01L21/823412 , H01L21/823418 , H01L21/823456 , H01L27/088
Abstract: 一种器件，包括：第一HVMOS器件和第二HVMOS器件，每一个HVMOS器件都包括半导体衬底上方的栅电极，其中，第一HVMOS器件和第二HVMOS器件的栅电极分别具有第一栅极长度和第二栅极长度，且第二栅极长度大于第一栅极长度。第一HVMOS器件和第二HVMOS器件中的每一个分别都包括：p型第一阱区和n型第二阱区；以及本征区，位于第一阱区和第二阱区之间并与第一阱区和第二阱区接触。第一阱区和第二阱区的杂质浓度高于本征区的杂质浓度。第一HVMOS器件的本征区和第二HVMOS器件的本征区分别具有第一本征区长度和第二本征区长度，其中，第二本征区长度大于第一本征区长度。本发明还提供了HVMOS器件及其形成方法。
-
公开(公告)号：CN222339885U
公开(公告)日：2025-01-10
申请号：CN202420788363.5
申请日：2024-04-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H10D84/82 , H01L23/528
Abstract: 本申请涉及一种集成电路驱动器及集成电路，集成电路驱动器包括与第二类型晶体管的叠接布置串联耦合的第一类型晶体管的叠接布置，第二类型晶体管不同于第一类型晶体管。每一叠接布置包括：有源区域，在第一方向上延伸；栅极结构，垂直于第一方向延伸且在与叠接布置的晶体管对应的位置处上覆于有源区域上；第一金属段至第四金属段，在IC的第一金属层中在第一方向上延伸；第一通孔及第二通孔，将相应的第一栅极结构及第二栅极结构电性耦合至第一金属段及第二金属段；第三通孔，将叠接布置的源极端子电性耦合至第三金属段；以及第四通孔，将叠接布置的漏极端子电性耦合至第四金属段。第三金属段与第四金属段沿着第一方向对齐。
-
-
-
-
-
-
-
-
Search Results
9
records
(took 0.026 seconds)
