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公开(公告)号：CN101819976B
公开(公告)日：2012-02-01
申请号：CN200910151365.3
申请日：2009-07-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/105 , H01L29/92 , H01L21/8232 , H01L21/28
CPC classification number: H01L27/0629 , H01L27/11 , H01L29/94
Abstract: 本发明提供一种半导体元件及其制法，该半导体元件包括：一具有一第一区域与一第二区域的半导体基材；多个具有多个金属栅极的晶体管，形成于第一区域；以及至少一电容，形成于第二区域。电容包括：一具有至少一停止结构的上电极，其中停止结构与上电极为不同材料；一下电极；以及一介电层，形成于上电极与下电极之间。本发明能避免或降低CMP工艺(ILD CMP或金属CMP)造成过度研磨和伤害电容上电极的风险。此研磨停止结构可与栅极结构使用相同的工艺形成，不需要额外的工艺和/或增加目前已使用的工艺步骤复杂度或费用。
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公开(公告)号：CN101673740B
公开(公告)日：2011-08-17
申请号：CN200910151005.3
申请日：2009-07-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/06 , H01L21/8248 , H01L21/28 , H01L21/71
CPC classification number: H01L21/8249 , H01L27/0623 , H01L27/0629 , H01L27/0635
Abstract: 本发明提供一种半导体元件及其制造方法，该半导体元件包括半导体基底具有第一区和第二区，晶体管形成于第一区内且具有金属栅极，隔绝结构形成第二区内，至少一结元件邻近第二区的隔绝结构设置，以及阻挡结构形成于第二区的隔绝结构之上。本发明可以有效地降低前段工艺的复杂度以及前段工艺的缺陷数。此外，可改善P沟道场效应晶体管的迁移率至增加27％。本发明包含研磨阻挡结构以避免或降低化学机械研磨工艺过度研磨的风险，以及避免或降低平面有源区受到损害。
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公开(公告)号：CN101661933A
公开(公告)日：2010-03-03
申请号：CN200910163584.3
申请日：2009-08-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/04 , H01L29/78 , H01L29/423 , H01L21/822 , H01L21/28
CPC classification number: H01L21/823437 , H01L21/31053 , H01L21/3212 , H01L21/823828 , H01L27/08
Abstract: 一种半导体装置，包括：一半导体基底，具有一第一部分与一第二部分；多数个晶体管，形成于该基底的该第一部分中，每个该晶体管具有一栅极结构，该栅极结构具有一高介电常数介电及一金属栅极；一装置，形成于该基底的第二部分中，该装置通过一隔离区域隔离；以及一研磨停止物，形成于邻接该隔离区域，且具有一表面其实质上水平于该第一区域中的该晶体管的该栅极结构的一表面。所述的半导体装置不需要额外的制造工艺步骤，如光罩，不会增加目前制造工艺的复杂度。
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公开(公告)号：CN113284886A
公开(公告)日：2021-08-20
申请号：CN202110014641.2
申请日：2021-01-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , G06F30/392
Abstract: 集成芯片的有源器件区上的多段线的阵列延伸，以在相邻的隔离区域上形成伪器件结构。所得的伪器件结构是具有与有源器件区上的多段线的阵列相同的线宽度、线间距和节距的多段线的阵列。伪器件结构的多段线与有源器件区上的多段线在网格上。由于伪器件结构由与有源器件区上的多段线在网格上的多段线形成，所以伪器件结构可以比可能的情况更接近有源器件区。伪器件结构与有源器件区的所得接近度提高了抗凹陷性能，并且减小集成芯片上的空白空间。本发明的实施例涉及集成芯片及其设计和制造方法。
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公开(公告)号：CN108231687B
公开(公告)日：2020-09-01
申请号：CN201710985652.9
申请日：2017-10-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L29/423
Abstract: 本发明的实施例提供了金属栅极结构和相关方法，该方法包括在衬底上形成第一鳍和第二鳍。在各个实施例中，第一鳍具有第一栅极区域并且第二鳍具有第二栅极区域。例如，在第一栅极区域和第二栅极区域上方形成金属栅极线。在一些实施例中，金属栅极线从第一鳍延伸至第二鳍，并且金属栅极线包括牺牲金属部分。在各个实例中，实施线切割工艺以将金属栅极线分隔成第一金属栅极线和第二金属栅极线。在一些实施例中，牺牲金属部分防止线切割工艺期间的介电层的横向蚀刻。本发明的实施例还涉及半导体器件以及半导体器件制造的方法。
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Patent Agency Ranking
公开(公告)号：CN108010967A
公开(公告)日：2018-05-08
申请号：CN201710711927.X
申请日：2017-08-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/08 , H01L21/336
Abstract: 本发明的实施例提供了一种制造半导体器件的方法。在包括第一区域和第二区域的有源区上方形成芯轴。保留第一区域和第二区域，从而用于分别形成FinFET的源极和漏极。将芯轴的形成在第二区域上方的部分破坏成第一部分和通过间隙与第一部分分离的第二部分。在芯轴的相对侧上形成间隔件。使用间隔件，限定鳍。鳍从有源区外向上突出。第二区域的对应于间隙的部分没有形成在其上方的鳍。在第一区域中且在鳍上外延生长源极。在第二区域的没有鳍的部分上外延生长漏极的至少一部分。本发明的实施例还提供了一种半导体器件。
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公开(公告)号：CN101819976A
公开(公告)日：2010-09-01
申请号：CN200910151365.3
申请日：2009-07-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/105 , H01L29/92 , H01L21/8232 , H01L21/28
CPC classification number: H01L27/0629 , H01L27/11 , H01L29/94
Abstract: 本发明提供一种半导体元件及其制法，该半导体元件包括：一具有一第一区域与一第二区域的半导体基材；多个具有多个金属栅极的晶体管，形成于第一区域；以及至少一电容，形成于第二区域。电容包括：一具有至少一停止结构的上电极，其中停止结构与上电极为不同材料；一下电极；以及一介电层，形成于上电极与下电极之间。本发明能避免或降低CMP工艺(ILD CMP或金属CMP)造成过度研磨和伤害电容上电极的风险。此研磨停止结构可与栅极结构使用相同的工艺形成，不需要额外的工艺和/或增加目前已使用的工艺步骤复杂度或费用。
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公开(公告)号：CN113284886B
公开(公告)日：2025-03-25
申请号：CN202110014641.2
申请日：2021-01-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H10D89/10 , G06F30/392
Abstract: 集成芯片的有源器件区上的多段线的阵列延伸，以在相邻的隔离区域上形成伪器件结构。所得的伪器件结构是具有与有源器件区上的多段线的阵列相同的线宽度、线间距和节距的多段线的阵列。伪器件结构的多段线与有源器件区上的多段线在网格上。由于伪器件结构由与有源器件区上的多段线在网格上的多段线形成，所以伪器件结构可以比可能的情况更接近有源器件区。伪器件结构与有源器件区的所得接近度提高了抗凹陷性能，并且减小集成芯片上的空白空间。本发明的实施例涉及集成芯片及其设计和制造方法。
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公开(公告)号：CN101661933B
公开(公告)日：2012-01-04
申请号：CN200910163584.3
申请日：2009-08-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/04 , H01L29/78 , H01L29/423 , H01L21/822 , H01L21/28
CPC classification number: H01L21/823437 , H01L21/31053 , H01L21/3212 , H01L21/823828 , H01L27/08
Abstract: 一种半导体装置，包括：一半导体基底，具有一第一部分与一第二部分；多数个晶体管，形成于该基底的该第一部分中，每个该晶体管具有一栅极结构，该栅极结构具有一高介电常数介电及一金属栅极；一装置，形成于该基底的第二部分中，该装置通过一隔离区域隔离；以及一研磨停止物，形成于邻接该隔离区域，且具有一表面其实质上水平于该第一区域中的该晶体管的该栅极结构的一表面。所述的半导体装置不需要额外的制造工艺步骤，如光罩，不会增加目前制造工艺的复杂度。
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公开(公告)号：CN108010967B
公开(公告)日：2020-08-14
申请号：CN201710711927.X
申请日：2017-08-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/08 , H01L21/336
Abstract: 本发明的实施例提供了一种制造半导体器件的方法。在包括第一区域和第二区域的有源区上方形成芯轴。保留第一区域和第二区域，从而用于分别形成FinFET的源极和漏极。将芯轴的形成在第二区域上方的部分破坏成第一部分和通过间隙与第一部分分离的第二部分。在芯轴的相对侧上形成间隔件。使用间隔件，限定鳍。鳍从有源区外向上突出。第二区域的对应于间隙的部分没有形成在其上方的鳍。在第一区域中且在鳍上外延生长源极。在第二区域的没有鳍的部分上外延生长漏极的至少一部分。本发明的实施例还提供了一种半导体器件。
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