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公开(公告)号：CN103367163A
公开(公告)日：2013-10-23
申请号：CN201210337912.9
申请日：2012-09-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/06 , H01L29/78
CPC classification number: H01L29/1041 , H01L21/26506 , H01L21/2658 , H01L29/1045 , H01L29/1608 , H01L29/66537 , H01L29/66545 , H01L29/66651 , H01L29/7833
Abstract: 在衬底上制造金属氧化物半导体场效应晶体管(MOSFET)器件的方法包括通过第一类型掺杂剂掺杂MOSFET器件的沟道区。通过第二类型掺杂剂在衬底中形成源极和漏极。在位于MOSFET器件的栅极下方的区域中实施选择性掺杂剂去活化。本发明还提供了栅极下方具有选择性掺杂剂去活化的MOSFET。
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公开(公告)号：CN101729057A
公开(公告)日：2010-06-09
申请号：CN200910151528.8
申请日：2009-06-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/003 , H03K19/0944
CPC classification number: G05F3/205
Abstract: 本发明是有关于一种抑制负偏压高温不稳定性的动态基体偏压系统及方法，该系统包括：一P通道金属氧化物半导体晶体管，具有一源极连接至一电源；以及一电压控制电路，配置以输出一第一电压位准与一第二电压位准，第一电压位准与第二电压位准相异，且第一电压位准低于电源电压，其中当P通道金属氧化物半导体晶体管开启时，第一电压位准将施加于P通道金属氧化物半导体晶体管的基体，而当P通道金属氧化物半导体晶体管关闭时，第二电压位准将施加于P通道金属氧化物半导体晶体管的基体。本发明还提供了一种抑制负偏压高温不稳定性的方法。藉此，本发明能够抑制金属氧化物半导体晶体管中的负偏压高温不稳定性，进而改善与提升电路效能。
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公开(公告)号：CN110943043B
公开(公告)日：2023-01-17
申请号：CN201910904006.4
申请日：2019-09-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 半导体器件包括第一晶体管和第二晶体管。第一晶体管包括：第一源极和第一漏极，分隔开第一距离；第一半导体结构，设置在第一源极和第一漏极之间；第一栅电极，设置在第一半导体结构上方；以及第一介电结构，设置在第一栅电极上方。第一介电结构具有下部和上部，上部设置在下部上方并且比下部宽。第二晶体管包括：第二源极和第二漏极，分隔开第二距离，第二距离大于第一距离；第二半导体结构，设置在第二源极和第二漏极之间；第二栅电极，设置在第二半导体结构上方；以及第二介电结构，设置在第二栅电极上方。第二介电结构和第一介电结构具有不同的材料组分。本发明的实施例还涉及半导体器件的制造方法。
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公开(公告)号：CN114908329A
公开(公告)日：2022-08-16
申请号：CN202110172562.4
申请日：2021-02-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本揭示内容提供一种校正方法及半导体制造设备，校正方法包含以下操作。利用机械手臂将透明遮盘放置于承载平台之上，其中透明遮盘包含多个刻度，多个刻度等分地设置于邻近透明遮盘的弧形边缘，且透明遮盘的第一直径大于承载平台的第二直径。观测承载平台的边缘是否与透明遮盘的多个刻度对齐。当承载平台的边缘不与透明遮盘的多个刻度对齐时，调整机械手臂的参数。
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公开(公告)号：CN110021664B
公开(公告)日：2022-08-16
申请号：CN201811446592.4
申请日：2018-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 本发明的实施例描述了非平面半导体器件及其制造方法，非平面半导体器件诸如为具有一个或多个金属轨导体的鳍式场效应晶体管(finFET)。在一些情况下，一个或多个金属轨导体可以电连接至这些非平面半导体器件的栅极、源极和/或漏极区域。在这些情况下，可以利用一个或多个金属轨导体将各个非平面半导体器件的栅极、源极和/或漏极区域电连接至各种非平面半导体器件和/或其它半导体器件的其它栅极、源极和/或漏极区域。然而，在其它情况下，一个或多个金属轨导体可以与这些各个非平面半导体器件的栅极、源极和/或漏极区域隔离。这种隔离防止了一个或多个金属轨导体与这些非平面半导体器件的栅极、源极和/或漏极区域之间的电连接。
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Patent Agency Ranking
公开(公告)号：CN106469684B
公开(公告)日：2019-08-30
申请号：CN201510859677.5
申请日：2015-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L21/28 , H01L29/417 , H01L29/423 , H01L23/485
Abstract: 本公开提供一种半导体装置及其形成方法。此半导体装置的形成方法包括形成第一栅极结构于基板上，形成源极/漏极特征于基板中且邻近第一栅极结构，形成介电层于第一栅极结构及源极/漏极特征之上，移除介电层的一部分，以形成暴露出第一栅极结构及源极/漏极特征的第一沟槽，形成第一导电特征结构于第一沟槽中，移除第一栅极结构的第一部分，以形成第二沟槽，以及形成第二导电特征结构于第二沟槽中。
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公开(公告)号：CN105280698A
公开(公告)日：2016-01-27
申请号：CN201410507489.1
申请日：2014-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供了垂直器件结构。本发明涉及具有在源极区和漏极区之间延伸的矩形垂直沟道条的垂直晶体管器件及其相关的形成方法。在一些实施例中，垂直晶体管器件包括设置在半导体衬底上方的源极区。具有一个或多个垂直沟道条的沟道区设置在源极区上方。一个或多个垂直沟道条的底面邻接源极区并且具有矩形形状(即，具有四条边的形状，具有不同长度的相邻边和四个直角)。栅极区位于源极区上方并且位于邻接垂直沟道条的位置处，漏极区设置在栅极区和垂直沟道条上方。垂直沟道条的矩形形状提供了具有更好性能和单元区域密度的垂直器件。
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公开(公告)号：CN104391537A
公开(公告)日：2015-03-04
申请号：CN201410674269.8
申请日：2009-06-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G05F3/20
CPC classification number: G05F3/205
Abstract: 本发明是有关于一种抑制负偏压高温不稳定性的动态基体偏压系统及方法，该系统包括：一P通道金属氧化物半导体晶体管，具有一源极连接至一电源；以及一电压控制电路，配置以输出一第一电压位准与一第二电压位准，第一电压位准与第二电压位准相异，且第一电压位准低于电源电压，其中当P通道金属氧化物半导体晶体管开启时，第一电压位准将施加于P通道金属氧化物半导体晶体管的基体，而当P通道金属氧化物半导体晶体管关闭时，第二电压位准将施加于P通道金属氧化物半导体晶体管的基体。本发明还提供了一种抑制负偏压高温不稳定性的方法。藉此，本发明能够抑制金属氧化物半导体晶体管中的负偏压高温不稳定性，进而改善与提升电路效能。
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公开(公告)号：CN103531477A
公开(公告)日：2014-01-22
申请号：CN201210479477.3
申请日：2012-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/823821
Abstract: 提供了形成具有优越的重复性和可靠性的半导体FinFET器件的方法和结构，所述方法和结构包括提供精确形成在半导体鳍下方的APT(抗穿通)层。在形成半导体鳍的材料形成之前，形成n型APT层和p型APT层。在一些实施例中，在精确设定位置的APT层和半导体鳍之间加入阻挡层。采用离子注入方法和外延生长方法在半导体衬底表面中形成适当掺杂的APT层。采用外延生长/沉积方法在APT层上方形成鳍材料。本发明提供了具有位于下方的嵌入式抗穿通层的FinFET方法和结构。
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公开(公告)号：CN103094343A
公开(公告)日：2013-05-08
申请号：CN201210026680.5
申请日：2012-02-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/0653 , H01L21/26586 , H01L21/76232 , H01L29/1033 , H01L29/1045 , H01L29/105 , H01L29/1095 , H01L29/167 , H01L29/66492 , H01L29/6659 , H01L29/66651 , H01L29/78 , H01L29/7833
Abstract: 在浅沟槽隔离(STI)结构之间设置的MOSFET包括在衬底表面上方形成的并在STI结构的向内延伸的突出件上方形成的外延硅层。因此，MOSFET的栅极宽度是外延硅层的宽度并大于STI结构之间的初始衬底表面的宽度。在先前掺杂的沟道上方形成外延硅层，并且该外延硅层在沉积时是未掺杂的。可以采用热活化操作来使掺杂剂杂质进入被外延硅层占据的晶体管沟道区内，但是在外延硅层与栅极电介质相交的沟道位置处掺杂剂浓度是最小的。本发明提供一种具有T形外延硅沟道的MOSFET结构。
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