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公开(公告)号：CN104576645B
公开(公告)日：2017-12-19
申请号：CN201410336481.3
申请日：2014-07-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L29/78 , H01L29/06 , H01L21/8234
CPC classification number: H01L21/0217 , H01L21/02236 , H01L21/02255 , H01L21/02532 , H01L21/02576 , H01L21/30604 , H01L21/31111 , H01L21/31116 , H01L21/76224 , H01L21/823431 , H01L21/823437 , H01L21/823468 , H01L21/823481 , H01L21/823821 , H01L21/845 , H01L27/0886 , H01L27/0924 , H01L27/1211 , H01L29/165 , H01L29/66545 , H01L29/66795 , H01L29/7848 , H01L29/785
Abstract: 本发明提供了一种集成电路器件，包括：半导体衬底、延伸到半导体衬底内的绝缘区以及伸出绝缘区之上的半导体鳍。绝缘区包括第一部分和第二部分，第一部分和第二部分位于半导体鳍的相对两侧上。该集成电路器件还包括位于半导体鳍的顶面和侧壁上的栅极堆叠件以及连接至半导体鳍的末端的半导体区。半导体区包括由第一半导体材料形成的第一半导体区和第一半导体区下面的第二半导体区，其中，第一半导体区包括具有小平面的顶面。第二半导体区具有比第一半导体区更高的锗浓度。鳍间隔件位于第二半导体区的侧壁上，其中，鳍间隔件与绝缘区的一部分重叠。本发明还涉及FinFET中的鳍间隔件保护的源极和漏极区。
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公开(公告)号：CN110660854A
公开(公告)日：2020-01-07
申请号：CN201910126403.3
申请日：2019-02-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L21/768
Abstract: 一种半导体装置的制造方法，包括在半导体元件上方形成遮罩层，其中半导体元件包含：栅极结构；第一层，设置于栅极结构上方；以及层间介电质，设置于第一层的侧壁上，且其中遮罩层定义开口暴露出第一层的一部分和层间介电质的一部分；进行第一蚀刻工艺，以通过开口蚀刻第一层的一部分和层间介电质的一部分；在进行第一蚀刻工艺之后，在开口中形成一衬垫层；在形成衬垫层之后，进行第二蚀刻工艺，其中第二蚀刻工艺使开口向下延伸而穿过第一层和穿过栅极结构；以及在进行第二蚀刻工艺之后，以第二层填充开口。
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公开(公告)号：CN104347502A
公开(公告)日：2015-02-11
申请号：CN201310471462.7
申请日：2013-10-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8232 , H01L27/088
CPC classification number: H01L27/0921 , H01L21/823431 , H01L21/823807 , H01L21/823814 , H01L21/823821 , H01L21/823828 , H01L21/823892 , H01L27/092 , H01L27/0924 , H01L29/0649 , H01L29/0673 , H01L29/1083 , H01L29/16 , H01L29/161 , H01L29/42392 , H01L29/78618 , H01L29/78696
Abstract: 本发明提供了一种半导体器件及其制造方法。该方法包括提供包括衬底的前体，衬底具有第一和第二金属氧化物半导体（MOS）区。第一和第二MOS区分别包括第一和栅极区、半导体层堆叠件以及源极/漏极区。该方法还包括横向暴露并且氧化第一栅极区中的半导体层堆叠件以形成第一外氧化层和第一内纳米线组，以及暴露第一内纳米线组。第一高k/金属栅极（HK/MG）堆叠件包裹着第一内纳米线组。该方法还包括横向暴露并且氧化第二栅极区中的半导体层堆叠件以形成第二外氧化层和第二内纳米线组，以及暴露第二内纳米线组。第二HK/MG堆叠件包裹着第二内纳米线组。
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公开(公告)号：CN110943043A
公开(公告)日：2020-03-31
申请号：CN201910904006.4
申请日：2019-09-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 半导体器件包括第一晶体管和第二晶体管。第一晶体管包括：第一源极和第一漏极，分隔开第一距离；第一半导体结构，设置在第一源极和第一漏极之间；第一栅电极，设置在第一半导体结构上方；以及第一介电结构，设置在第一栅电极上方。第一介电结构具有下部和上部，上部设置在下部上方并且比下部宽。第二晶体管包括：第二源极和第二漏极，分隔开第二距离，第二距离大于第一距离；第二半导体结构，设置在第二源极和第二漏极之间；第二栅电极，设置在第二半导体结构上方；以及第二介电结构，设置在第二栅电极上方。第二介电结构和第一介电结构具有不同的材料组分。本发明的实施例还涉及半导体器件的制造方法。
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公开(公告)号：CN104576645A
公开(公告)日：2015-04-29
申请号：CN201410336481.3
申请日：2014-07-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L29/78 , H01L29/06 , H01L21/8234
CPC classification number: H01L21/0217 , H01L21/02236 , H01L21/02255 , H01L21/02532 , H01L21/02576 , H01L21/30604 , H01L21/31111 , H01L21/31116 , H01L21/76224 , H01L21/823431 , H01L21/823437 , H01L21/823468 , H01L21/823481 , H01L21/823821 , H01L21/845 , H01L27/0886 , H01L27/0924 , H01L27/1211 , H01L29/165 , H01L29/66545 , H01L29/66795 , H01L29/7848 , H01L29/785
Abstract: 本发明提供了一种集成电路器件，包括：半导体衬底、延伸到半导体衬底内的绝缘区以及伸出绝缘区之上的半导体鳍。绝缘区包括第一部分和第二部分，第一部分和第二部分位于半导体鳍的相对两侧上。该集成电路器件还包括位于半导体鳍的顶面和侧壁上的栅极堆叠件以及连接至半导体鳍的末端的半导体区。半导体区包括由第一半导体材料形成的第一半导体区和第一半导体区下面的第二半导体区，其中，第一半导体区包括具有小平面的顶面。第二半导体区具有比第一半导体区更高的锗浓度。鳍间隔件位于第二半导体区的侧壁上，其中，鳍间隔件与绝缘区的一部分重叠。本发明还涉及FinFET中的鳍间隔件保护的源极和漏极区。
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Patent Agency Ranking
公开(公告)号：CN104183497B
公开(公告)日：2017-09-12
申请号：CN201310373818.3
申请日：2013-08-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06 , H01L27/092
CPC classification number: H01L27/0924 , H01L21/02356 , H01L21/823821 , H01L21/82385 , H01L21/823864 , H01L27/0922 , H01L29/0649 , H01L29/41791 , H01L29/66795 , H01L29/7842 , H01L29/7843 , H01L29/7848 , H01L29/785
Abstract: 本发明提供了具有可调节拉伸应变的鳍式场效应晶体管（FinFET）及在集成电路中调整拉伸应变的实施例方法。方法包括在鳍中的栅极区的对侧上形成源极/漏极区，在鳍上方形成间隔件，间隔件邻近源极/漏极区，在间隔件之间沉积电介质；以及实施退火工艺以使电介质收缩，电解质的收缩使间隔件变形，间隔件的变形扩大了鳍中的栅极区。
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公开(公告)号：CN104347630B
公开(公告)日：2017-05-24
申请号：CN201310482171.8
申请日：2013-10-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/105 , H01L23/485
CPC classification number: H01L27/092 , H01L21/823821 , H01L21/84 , H01L21/845 , H01L27/1203 , H01L29/0673 , H01L29/1033 , H01L29/42392 , H01L29/513 , H01L29/66439 , H01L29/775 , H01L29/7853
Abstract: 本发明提供了一种集成电路（IC）器件及其制造方法。该方法包括提供包括衬底的前体，衬底具有第一和第二金属氧化物半导体（MOS）区。第一和第二MOS区包括第一和第二栅极区、第一和第二半导体层堆叠件、第一和第二源极/漏极区以及第一和第二隔离区。该方法包括露出并且氧化第一半导体层堆叠件以形成第一外氧化物层和第一内纳米线，以及去除第一外氧化物层以露出第一栅极区中的第一内纳米线。第一高k/金属栅极（HK/MG）堆叠件包裹环绕第一内纳米线。该方法包括露出并且氧化第二半导体层堆叠件以形成第二外氧化物层和第二内纳米线，以及去除第二外氧化物层以露出第二栅极区中的第二内纳米线。第二HK/MG堆叠件包裹环绕第二内纳米线。
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公开(公告)号：CN104183497A
公开(公告)日：2014-12-03
申请号：CN201310373818.3
申请日：2013-08-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06 , H01L27/092
CPC classification number: H01L27/0924 , H01L21/02356 , H01L21/823821 , H01L21/82385 , H01L21/823864 , H01L27/0922 , H01L29/0649 , H01L29/41791 , H01L29/66795 , H01L29/7842 , H01L29/7843 , H01L29/7848 , H01L29/785
Abstract: 本发明提供了具有可调节拉伸应变的鳍式场效应晶体管（FinFET）及在集成电路中调整拉伸应变的实施例方法。方法包括在鳍中的栅极区的对侧上形成源极/漏极区，在鳍上方形成间隔件，间隔件邻近源极/漏极区，在间隔件之间沉积电介质；以及实施退火工艺以使电介质收缩，电解质的收缩使间隔件变形，间隔件的变形扩大了鳍中的栅极区。
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公开(公告)号：CN110943043B
公开(公告)日：2023-01-17
申请号：CN201910904006.4
申请日：2019-09-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 半导体器件包括第一晶体管和第二晶体管。第一晶体管包括：第一源极和第一漏极，分隔开第一距离；第一半导体结构，设置在第一源极和第一漏极之间；第一栅电极，设置在第一半导体结构上方；以及第一介电结构，设置在第一栅电极上方。第一介电结构具有下部和上部，上部设置在下部上方并且比下部宽。第二晶体管包括：第二源极和第二漏极，分隔开第二距离，第二距离大于第一距离；第二半导体结构，设置在第二源极和第二漏极之间；第二栅电极，设置在第二半导体结构上方；以及第二介电结构，设置在第二栅电极上方。第二介电结构和第一介电结构具有不同的材料组分。本发明的实施例还涉及半导体器件的制造方法。
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公开(公告)号：CN104347502B
公开(公告)日：2017-08-15
申请号：CN201310471462.7
申请日：2013-10-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8232 , H01L27/088
CPC classification number: H01L27/0921 , H01L21/823431 , H01L21/823807 , H01L21/823814 , H01L21/823821 , H01L21/823828 , H01L21/823892 , H01L27/092 , H01L27/0924 , H01L29/0649 , H01L29/0673 , H01L29/1083 , H01L29/16 , H01L29/161 , H01L29/42392 , H01L29/78618 , H01L29/78696
Abstract: 本发明提供了一种半导体器件及其制造方法。该方法包括提供包括衬底的前体，衬底具有第一和第二金属氧化物半导体（MOS）区。第一和第二MOS区分别包括第一和栅极区、半导体层堆叠件以及源极/漏极区。该方法还包括横向暴露并且氧化第一栅极区中的半导体层堆叠件以形成第一外氧化层和第一内纳米线组，以及暴露第一内纳米线组。第一高k/金属栅极（HK/MG）堆叠件包裹着第一内纳米线组。该方法还包括横向暴露并且氧化第二栅极区中的半导体层堆叠件以形成第二外氧化层和第二内纳米线组，以及暴露第二内纳米线组。第二HK/MG堆叠件包裹着第二内纳米线组。
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