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公开(公告)号：CN110727611A
公开(公告)日：2020-01-24
申请号：CN201910848710.2
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F12/0831 , G06F11/22
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种带状态监测的可配置一致性验证方法。本发明通过以下技术方案得以实现的：一种带状态监测的可配置一致性验证系统，包含片上网络以及片上网络连接的核组，每个所述核组包含核心、存储控制器和访存一致性处理部件；所述核心用于生成与发送激励；所述访存一致性处理部件接收来自所述核心发送来的激励并从所述存储控制器中取得结果返还至所述核心；所述核心还用于对所述结果进行验证；还包含动态监测模块。本发明的目的是提供一种带状态监测的可配置一致性验证方法，不仅能快速灵活的构建Cache一致性验证环境，且能动态实时的监测各个模块的状态。
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公开(公告)号：CN110727584A
公开(公告)日：2020-01-24
申请号：CN201910850481.8
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
IPC: G06F11/36
Abstract: 一种处理器硅前验证用的RTL与参考模型实时比较方法，属于中央处理器芯片硅前功能正确性验证技术领域。方法包括步骤S01，当监测到RTL的通用寄存器回写信号时，将RTL回写的值记录于Testbench中的RTL缓冲内；步骤S02，比较Testbench中的RTL缓冲中条目和Testbench中参考模型缓冲中条目，若相等，则返回步骤S01，若不相等，则报错退出。本发明能够支持不同体系结构的处理器运行结果的正确性的实时比较，可在处理器的正确性验证中实现指令级的精确结果比较，提高验证环境构建速度和可靠性，提高处理器验证效率，降低处理器验证的难度和门槛。
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公开(公告)号：CN110727465A
公开(公告)日：2020-01-24
申请号：CN201910859911.2
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 本发明提供一种基于配置查找表的协议可重构一致性实现方法，涉及微处理器设计技术领域，该方法包括以下步骤：S1：在一致性处理逻辑中增加配套的一致性状态查找表；S2：判断是否修改一致性协议，若是则将参数写入查找表，并执行S3；反之直接执行S3；S3：在一致性流水线处理中读取当前地址请求的命中状态信息；S4：当前请求的请求类型和命中状态信息查询查找表；S5：根据查询结果进行一致性操作，并返回S2。本发明一种基于配置查找表的协议可重构一致性实现方法支持对一致性协议的修正或扩展，甚至不同的一致性协议，以适应不同需求，保证在不更改硬件设计，就可以实现协议的修正或扩展，甚至可以修改成更适用于当前课题需求的其他一致性协议。
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公开(公告)号：CN110727464A
公开(公告)日：2020-01-24
申请号：CN201910859469.3
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 本发明提供一种针对访存空间独立的多核处理器的信息处理方法，涉及计算机设计技术领域，该方法包括以下步骤：S1：增加对目录中有效访存地址范围的记录；S2：当有访存请求时，判断访存请求能否产生新副本，若能则进入一致性流程，反之执行S3；S3：判断访存请求地址是否在有效访存地址范围内，若是则进入一致性流程，反之则无需访问目录直接进入访存流程；S4：当有经过一致性处理后需要新写入目录的访存地址时，对有效访存地址范围进行修正。本发明一种针对访存空间独立的多核处理器的信息处理方法简化不必要的目录访存行为，提高访存带宽，减少访存延迟，避免一致性处理部件成为访存瓶颈，减少芯片功耗，提高一致性处理效率。
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公开(公告)号：CN110727412A
公开(公告)日：2020-01-24
申请号：CN201910867700.3
申请日：2019-09-14
Applicant: 无锡江南计算技术研究所
IPC: G06F7/487
Abstract: 本发明公开了一种基于掩码的混合浮点乘法低功耗控制方法。包括硬件自动确定混合浮点乘法操作类型，将标准的浮点乘数与被乘数尾数的高位填充全0，使所述浮点乘数、所述被乘数均与复用定点硬件乘法器输入位宽相同；对于浮点乘法操作，将填充后的浮点乘数与被乘数根据预设的乘法编码规则、符号扩展规则获得部分积，并将无效尾数移至高位，采用掩码控制无效尾数不参与部分积压缩求和运算，以节省逻辑功耗。本发明还公开了一种基于掩码的混合浮点乘法低功耗控制装置。本发明支持复用定点乘法硬件实现浮点乘法的低功耗控制，硬件自动检测浮点乘法运算，基于掩码控制高位扩充位编码，具有硬件开销低、易于逻辑实现、功耗控制简单等优点。
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Patent Agency Ranking
公开(公告)号：CN110727401A
公开(公告)日：2020-01-24
申请号：CN201910846714.7
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F3/06
Abstract: 一种访存系统，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储器为由两组存储颗粒构成的128位存储器，每组存储颗粒为64位；存储控制器包括用户接口、第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1；用户接口用于接收上层访存请求并将其分发至第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1，之后负责收集响应并返回；在单通道模式下，第一控制通路CCH0或第二控制通路CCH1用于同时管理第一数据通路DCH0和第二数据通路DCH1；在双通道模式下，第一控制通路CCH0和第二控制通路CCH1分别管理第一数据通路DCH0和第二数据通路DCH1。本发明能灵活配置成支持高可靠的应用场景和高带宽的应用场景。
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公开(公告)号：CN110716613A
公开(公告)日：2020-01-21
申请号：CN201910867712.6
申请日：2019-09-14
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开了一种一体多段式运算插件互连组装结构。包括两块处理器卡、一块电源板卡、一块冷却板卡，处理器卡包括第一接口、第二接口，第一接口包括第一接口A、第一接口B，两处理器卡通过第一接口A与第一接口B垂直互连，冷却板卡设置在两块处理器卡中间，电源板卡上设置有第三接口，用以分别与两块处理器卡的第二接口互连。本发明还公开了一种一体多段式运算插件互连组装方法。本发明通过平行扣板连接器实现多块逻辑板卡与机械冷板组装互连，利用机械框架和连接器件分别构建机械定位与电气互连装置，并与主电源板形成一体多段式的互连组装结构。实现多种板卡部件紧耦合互连组装，并且提高了刀片装置的可维性。
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公开(公告)号：CN110704362A
公开(公告)日：2020-01-17
申请号：CN201910864444.2
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/173
Abstract: 本发明提供一种处理器阵列局部存储混合管理技术，属于计算机体系结构和处理器微结构技术领域。该处理器阵列局部存储混合管理技术包括如下步骤：S1：将阵列处理器中每个核心的片上局部存储（LDM）被划分为第一类区域、第二类区域和第三类区域；S2：将第一类区域设定为用以保存本地私有数据、其具体编址仅对本核心的应用程序可见的私有存储空间；S3：将第二类区域设定为用以保存多个核心的共享数据、其具体编址对多个核心的应用程序可见的共享存储空间；S4：将第三类区域设定为用以映射到整个主存空间、采用Cache的方式管理以使本核心的应用程序对可Cache空间的访问可见的Cache存储空间。本发明针对应用特征进行灵活配置，高效发挥应用的实际运行性能。
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公开(公告)号：CN110703898A
公开(公告)日：2020-01-17
申请号：CN201910842782.6
申请日：2019-09-06
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为基于周期性查询和中断的处理器功耗动态管理系统及方法。一种基于周期性查询和中断的处理器功耗动态管理系统，包括温度电压传感器，用于获取微处理器实时工作电压与温度；电源管理模块，用于获取微处理器实时电流数据；CPU内核，用于获取微处理器实时负载信息；动态调频电路，用于动态调节微处理器工作频率；智能微控制器，用于通过温度电压传感器、电源管理模块、CPU内核、动态调频电路对微处理器功耗进行动态管理与控制。本申请以较低的硬件开销支持基于周期性查询方式实时获得芯片负载与功耗信息，硬件采用中断方式根据PDM策略自动动态调节芯片工作频率，提高了微处理器能效比。
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公开(公告)号：CN110688332A
公开(公告)日：2020-01-14
申请号：CN201910861693.6
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F13/20
Abstract: 本发明涉及计算机外围设备高速互联总线（PCIE）技术领域，尤其涉及一种面向高速消息传输的PCIE数据传输系统及计算机。包括采用非轮询方式进行交互的处理器和消息处理芯片；所述处理器和消息处理芯片之间的数据包包括P数据包、NP数据包、CPL数据包，并且所述处理器和所述消息处理芯片均采用专门的通道发送和接收CPL数据包。可以满足PCIE的防死锁约束，并且在工程上容易实现，能够提升PCIE整体性能。
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