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公开(公告)号：CN113315664B
公开(公告)日：2023-07-11
申请号：CN202110665267.2
申请日：2021-06-16
Applicant: 无锡江南计算技术研究所
IPC: H04L41/14
Abstract: 本发明为一种消息处理芯片验证方法，包括以下步骤：S1：集中整合网络模型的节点资源，利用悬挂和条目进行节点消息的仿真；S2：给网络模型设置与待验证芯片端口数量相同的模拟端口数；S3：配置消息引擎，为不同类型的消息分配不同的悬挂，悬挂中的不同条目代表不同节点的不同消息；S4：模拟消息发送；S5：模拟消息接收。本发明的优点是：能够按照复杂网络接口芯片的验证要求，灵活高效地生成需要的消息序列，可以达到包级调控，支持多种类、高并发的验证需求，实现网络接口芯片较为完备的验证。系统在运行过程中，占用计算资源少，用时较短，能够提高网络接口芯片的验证效率。
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公开(公告)号：CN113094320A
公开(公告)日：2021-07-09
申请号：CN202110445793.8
申请日：2021-04-25
Applicant: 无锡江南计算技术研究所
Abstract: 本发明实施例提供一种并行消息仲裁装置及方法，所述装置包括：消息预处理模块、快速队列模块、消息站台、均匀轮转仲裁模块、加权轮转仲裁模块、站台访问模块、消息拆包模块，其中，消息预处理模块用于将消息描述符分配到消息站台和快速队列模块，消息站台和快速队列中生成消息描述符对应的请求发送对仲裁模块，均匀轮转仲裁模块和加权轮转仲裁模块对消息站台id依次仲裁，消息拆包模块获取仲裁模块的仲裁结果，并通过消息站台访问模块访问消息站台，完成消息拆包信息的读写请求。采用本装置能够多进程消息的流量均衡，并且支持快速消息的优先调度，实现快速消息的低延时发送。同时尽可能节省硬件资源开销。
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公开(公告)号：CN110688238B
公开(公告)日：2021-05-07
申请号：CN201910846465.1
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
Abstract: 一种分离存储的队列实现方法及装置，属于数字电路技术领域。本发明的方法包括：将片上队列和主存队列组成一条逻辑队列，片上队列位于逻辑队列的头部，主存队列位于逻辑队列的尾部；当片上队列非满且主存队列非空时，从主存队列头部读取条目到片上队列尾部。本发明的装置包括：写入控制模块、读取控制模块、主存队列管理模块、片上队列管理模块、片上队列存储器、主存队列条目预取模块、主存读写控制模块。本发明既能够保证队列有足够大的存储空间，同时又具有较快的访问速度。
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公开(公告)号：CN110688238A
公开(公告)日：2020-01-14
申请号：CN201910846465.1
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
Abstract: 一种分离存储的队列实现方法及装置，属于数字电路技术领域。本发明的方法包括：将片上队列和主存队列组成一条逻辑队列，片上队列位于逻辑队列的头部，主存队列位于逻辑队列的尾部；当片上队列非满且主存队列非空时，从主存队列头部读取条目到片上队列尾部。本发明的装置包括：写入控制模块、读取控制模块、主存队列管理模块、片上队列管理模块、片上队列存储器、主存队列条目预取模块、主存读写控制模块。本发明既能够保证队列有足够大的存储空间，同时又具有较快的访问速度。
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公开(公告)号：CN110677278A
公开(公告)日：2020-01-10
申请号：CN201910853039.0
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
IPC: H04L12/24 , H04L12/801 , H04L12/803
Abstract: 本发明涉及消息处理技术领域，特别涉及一种消息处理机。包括多个网络端口、多个消息引擎和多个控制端口；所述多个消息引擎与所述多个控制端口全交叉互连，以通过所述控制端口供主机处理器访问；所述多个消息引擎与所述多个网络端口全交叉互连，以通过所述网络端口发送数据。通过多控制通道、多消息引擎、多网络端口的交叉互连，可以提升消息的性能和可靠性。
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Patent Agency Ranking
公开(公告)号：CN110602211B
公开(公告)日：2022-06-14
申请号：CN201910870364.8
申请日：2019-09-16
Applicant: 无锡江南计算技术研究所
IPC: H04L67/568 , H04L67/5682 , H04L69/22
Abstract: 一种带异步通知的乱序RDMA方法，包括步骤1：源方获取并记录RDMA消息的消息包信息，根据消息包信息从源方主存读取包数据，并将该包数据和对应的消息包信息封装成RDMA数据包，并发送给目标方；步骤2：在收到目标方返回响应包后，响应计数，收齐响应后，向目标方发送异步通知消息Send包；步骤3：在目标方将Send包写入接收队列并返回响应后，写完成事件。本发明，消息包支持乱序发射，减小对网络和路由方式的限制，使网络的构建更为灵活。使用源方计数的可靠性消息传输机制，保证消息可靠传输，简化硬件设计，节省硬件资源开销。由源方硬件自动发起异步通知消息通知目标方消息完成，实现消息完成事件的快速通知，降低消息延时。
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公开(公告)号：CN113157465A
公开(公告)日：2021-07-23
申请号：CN202110445792.3
申请日：2021-04-25
Applicant: 无锡江南计算技术研究所
IPC: G06F9/54
Abstract: 本发明实施例提供一种基于指针链表的消息发送方法及装置，所述方法包括：检测到相同异步信息发送队列时，向相同异步信息发送队列中添加指针链表；获取相同异步信息发送队列中的当前发送包，根据预设的发送顺序为当前发送包分配序号，获取当前发送包对应的描述符，根据描述符分配对应的悬挂缓冲编号；根据悬挂缓冲编号中的头部和尾部确定指针链表的头指针和尾指针；检测到新描述符进行悬挂缓冲时，修改当前尾指针对应的描述符的next为新描述符，并将尾指针的位置修改为新描述符；接收所有描述符对应的应答包，完成相同异步信息发送。采用本方法能够保证节点间采用多端口发送的消息顺序正确，又能够充分发挥消息的并发性，提高消息引擎的处理效率。
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公开(公告)号：CN113315664A
公开(公告)日：2021-08-27
申请号：CN202110665267.2
申请日：2021-06-16
Applicant: 无锡江南计算技术研究所
IPC: H04L12/24
Abstract: 本发明为一种消息处理芯片验证方法，包括以下步骤：S1：集中整合网络模型的节点资源，利用悬挂和条目进行节点消息的仿真；S2：给网络模型设置与待验证芯片端口数量相同的模拟端口数；S3：配置消息引擎，为不同类型的消息分配不同的悬挂，悬挂中的不同条目代表不同节点的不同消息；S4：模拟消息发送；S5：模拟消息接收。本发明的优点是：能够按照复杂网络接口芯片的验证要求，灵活高效地生成需要的消息序列，可以达到包级调控，支持多种类、高并发的验证需求，实现网络接口芯片较为完备的验证。系统在运行过程中，占用计算资源少，用时较短，能够提高网络接口芯片的验证效率。
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公开(公告)号：CN110688332B
公开(公告)日：2021-01-15
申请号：CN201910861693.6
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F13/20
Abstract: 本发明涉及计算机外围设备高速互联总线（PCIE）技术领域，尤其涉及一种面向高速消息传输的PCIE数据传输系统及计算机。包括采用非轮询方式进行交互的处理器和消息处理芯片；所述处理器和消息处理芯片之间的数据包包括P数据包、NP数据包、CPL数据包，并且所述处理器和所述消息处理芯片均采用专门的通道发送和接收CPL数据包。可以满足PCIE的防死锁约束，并且在工程上容易实现，能够提升PCIE整体性能。
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公开(公告)号：CN110688332A
公开(公告)日：2020-01-14
申请号：CN201910861693.6
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F13/20
Abstract: 本发明涉及计算机外围设备高速互联总线（PCIE）技术领域，尤其涉及一种面向高速消息传输的PCIE数据传输系统及计算机。包括采用非轮询方式进行交互的处理器和消息处理芯片；所述处理器和消息处理芯片之间的数据包包括P数据包、NP数据包、CPL数据包，并且所述处理器和所述消息处理芯片均采用专门的通道发送和接收CPL数据包。可以满足PCIE的防死锁约束，并且在工程上容易实现，能够提升PCIE整体性能。
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