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公开(公告)号：CN113255286B
公开(公告)日：2022-11-15
申请号：CN202110446999.2
申请日：2021-04-25
Applicant: 无锡江南计算技术研究所
IPC: G06F30/398
Abstract: 本发明提供一种孔线阻抗匹配的高速信号反盘设计方法，涉及集成电路设计技术领域，包括以下步骤：S1：获取高速传输链路阻抗范围以及步进值；S2：初始化目标阻抗值为最大阻抗值；S3：搭建目标阻抗值下的差分过孔和差分传输线模型；S4：计算该目标阻抗值下的最优反盘图形设计和差分传输线的总插入损耗值；S5：判断目标阻抗值是否大于最小阻抗值；若是，则将目标阻抗值减小步进值，并返回S3；反则执行S6；S6：对比所有目标阻抗下的总插入损耗值，选取总插入损耗值最小时的高速过孔结构作为反盘最优结构。本发明合理有效，结合工程设计要求和实际工艺能力，综合考虑多维参数，实现高速信号传输线阻抗与孔阻抗整体优化，确定传输线结构和高速过孔反盘设计图形，降低回波损耗，最终有效提升高速信号链路的传输性能。
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公开(公告)号：CN110677043B
公开(公告)日：2021-05-28
申请号：CN201910863470.3
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及电源控制技术领域，尤其涉及一种输出电压自适应调节的多相DCDC电源控制电路。包括CPU核心电源、处理器、自适应电压定位电路、数字环路补偿电路，CPU核心电源依据获取的处理器的检测电压与设定电压值的对比结果调节输出电压，数字环路补偿电路依据处理器的外部电压与设定电压值的对比结果补偿输出电压，自适应电压定位电路依据检测电路调节设定电压值。现有技术中，当核心电源对处理器的输出电流快速变化时，核心电源的相应速度不足，将导致输出电压波动过大。相较于现有技术，本发明通过CPU核心电源、自适应电压定位电路、数字环路补偿电路三者的配合使得当输出电流快速变化时，输出电压能够维持稳定。
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公开(公告)号：CN110677995B
公开(公告)日：2020-12-11
申请号：CN201910859912.7
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: H05K3/00
Abstract: 本发明提供一种高速光电混合互连通道阶梯阻抗设计方法，涉及PCB设计技术领域，该方法包括以下步骤：S1：获取光缆内端接阻抗；S2：获取传输通道阻抗差异阈值；S3：确定芯片端接阻抗；S4：确定电互连通道阻抗；S5：确定光互连通道印制线阻抗。本发明一种高速光电混合互连通道阶梯阻抗设计方法综合光缆端接阻抗、芯片端接阻抗、传输通道印制线阻抗、传输通道反射和损耗，分别优化确定电互连通道和光互连通道阻抗，在传输通道允许的反射范围内，可以有效降低电互连通道损耗，延长电互连通道传输距离。
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公开(公告)号：CN110717308A
公开(公告)日：2020-01-21
申请号：CN201910864145.9
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F30/392
Abstract: 本发明提供一种多层级高效率的存储系统可复用设计方法，涉及存储设计技术领域，该方法包括以下步骤：S1：根据ASIC电路访存需求统计，评估存储系统可复用的设计规模；S2：判断是否为芯片研发阶段，若是则将芯片存储部进行对称布局；反之执行S3；S3：判断是否为封装设计阶段，若是则将封装存储部进行对称布局；反之执行S4；S4：判断是否为系统设计阶段，若是则将系统存储部进行对称布局；反之执行S5；S5：通知设计者对ASIC电路进行手动象限布局。本发明一种多层级高效率的存储系统可复用设计方法通过芯片、封装和系统多层级的模块化可复用设计，从多个层级扩大可复用设计范围并统一加速总体设计进度，同时有利于减小未来对SI/PI后仿真分析的需求。
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公开(公告)号：CN110705202A
公开(公告)日：2020-01-17
申请号：CN201910849366.9
申请日：2019-11-21
Applicant: 无锡江南计算技术研究所
IPC: G06F30/392
Abstract: 本发明公开了一种面向封装和印制板的系统级电源完整性设计方法从DC电源压降与AC频域阻抗两个层次，设计封装电源地多孔连接，采用印制板厚铜箔电源地层对，采用封装级低电感滤波电容与印制板级中高容值滤波电容相结合的分级滤波电容配置方法。本发明提高了封装与印制板载流特性，降低了封装与印制板电源分配系统直流压降，本发明有效降低电源分配系统频域阻抗，同时能够减少印制板级低容值滤波电容数量，节约印制板板面布局布线空间。
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Patent Agency Ranking
公开(公告)号：CN110688819A
公开(公告)日：2020-01-14
申请号：CN201910865617.2
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F30/392 , G06F115/12
Abstract: 本发明公开了一种基于Allegro软件的同平面轴对称器件布局复用方法，包括以下步骤：S1、提取需要复用的器件相关布局信息；S2、根据需要镜像复用的目标器件，对S1中提取信息进行修改；S3、在设计文件中导入已修改完成的相关布局文件的布局信息，完成设计操作。本发明能快速实现具有对称拓扑结构的电子器件左右或者上下无差别的布局结构，本发明可实现带有多路存储控制器或其他具有类似对称拓扑结构的电子器件，以主器件为中心左右或者上下同平面轴对称镜像复用。
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公开(公告)号：CN110688815A
公开(公告)日：2020-01-14
申请号：CN201910864994.4
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F30/3308
Abstract: 本发明提供一种基于访存码型的存储接口电路混合建模仿真方法，涉及仿真分析技术领域，该方法包括以下步骤：S1：建立包含数据组信号和地址组信号的访存信号通道模型；S2：分析并定义数据组信号和地址组信号之间的相位关系；S3：分别为数据组、地址组信号添加恰当的激励源；S4：对比分析获取导致Worst Case波形的关键因素；S5：通过正向设计解决关键影响因素，并重复执行步骤S1至S4。本发明一种基于访存码型的存储接口电路混合建模仿真方法有利于优化存储系统访存通道设计，有利于优选DDR接口电路参数组合，在设计初期能够有效规避设计风险，在运行阶段有利于实际存控故障定位。
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公开(公告)号：CN110677990A
公开(公告)日：2020-01-10
申请号：CN201910846472.1
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开了一种基于双面盲孔印制板工艺的新型存储结构，包括绝缘印制电路板、设于绝缘印制电路板一端面的FPGA，绝缘印制电路板包括依次设置的上盲板、芯板、下盲板，绝缘印制电路板靠近现场可编程逻辑门阵列FPGA的一端面均匀排列有若干个第一存储体单元，绝缘印制电路板另一端面均匀排列有与第一存储体单元相对应的第二存储体单元；上盲板与下盲板内分别设有第一布线层、第二布线层，第一存储体单元与第二存储体单元的各排线端分别与第一布线层、第二布线层的相应电连接节点固接；绝缘印制电路板在两端分别设置有贯穿整个绝缘印制电路板的第一通孔条，其中一组第一通孔条设于可编程逻辑门阵列FPGA下方。
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公开(公告)号：CN110620965A
公开(公告)日：2019-12-27
申请号：CN201910867711.1
申请日：2019-09-14
Applicant: 无锡江南计算技术研究所
IPC: H04Q11/00
Abstract: 本发明提供的一种576端口交换机的互连结构及设置方法，通过设置多个水平插件板，并在水平插件板的三个端面分设带光纤端口的光纤插座板来提高壳体的空间利用率，从而实现了交换机光纤端口数量的扩展；本发明通过在第一连接中板两端面设置与其内部正交连接器相通的第一通孔，进而通过第一通孔使水平插件板与垂直插件板的相应信号端相连，同时第一通孔的深度设置为刚好与第一连接中板的相应正交连接器信号针相连，从而避免了寄生电容的产生，维护了信号传输质量。
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公开(公告)号：CN102915756B
公开(公告)日：2015-05-20
申请号：CN201210380737.1
申请日：2012-10-09
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供了一种DDR3信号端接结构。存储器控制器DQS差分输入输出缓冲器包括：第一片上端接、以及与第一片上端接相连的第一片输入缓冲和第一片输出缓冲；DDR3存储器DQS差分输入输出缓冲器包括：第二片上端接、以及与第二片上端接相连的第二片输入缓冲和第二片输出缓冲；第一片的输入输出缓冲通过印制线路板走线连接至第二片的输入输出缓冲。上拉电阻的一端连接至第一片输入输出缓冲的DQS_N引脚、另一端连接至输入输出缓冲器的电源电压。下拉电阻的一端连接至第一片的输入输出缓冲的DQS_P引脚、另一端接地。附加电阻的一端连接至第二片的输入输出缓冲器的DQS_P引脚、另一端连接至第二片输入输出缓冲器的DQS_N引脚。
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