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公开(公告)号：CN115328657A
公开(公告)日：2022-11-11
申请号：CN202211023541.7
申请日：2022-08-25
Applicant: 无锡江南计算技术研究所
Abstract: 本发明属于高性能微处理器领域，涉及基于轻量级消息和共享局部存储器的协同计算系统及方法。包括：S1主核心执行核心算法；S2判断是否执行到加速计算部分，若否则返回步骤S1，若是则执行步骤S3；S3主核心继续执行程序中的核心算法，并同时发送轻量级消息至数据中转处理器；S4数据中转处理器在局部数据存储器中提取相应位置处的原始数据并转发至异构核心；S5异构核心进行相应计算以得到相应的结果数据，并将结果数据返回至数据中转处理器；S6数据中转处理器将结果数据发送至局部数据存储器，局部数据存储器将结果数据存储至相应位置处，以供主核心提取。本发明提供基于轻量级消息和共享局部存储器的协同计算系统及方法，系统结构简洁、交互性能高。
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公开(公告)号：CN103377154B
公开(公告)日：2016-04-13
申请号：CN201210125461.2
申请日：2012-04-25
Applicant: 无锡江南计算技术研究所
Abstract: 一种存储器的访存控制装置及方法、处理器及北桥芯片。所述存储器的访存控制装置，包括：请求解析单元，用于将访存请求解析成操作命令序列，所述操作命令序列包括若干操作命令；仲裁单元，用于按仲裁条件对所述操作命令序列中的操作命令进行仲裁，以将操作命令发送至所述存储器。相对于现有技术，本发明技术方案通过请求解析单元并行地发送操作命令序列，并利用第一时序约束、第二时序约束和第三时序约束控制发送同一操作命令序列中的当前操作命令和与所述当前操作命令相邻的前一操作命令之间的时间间隔，不仅可以并行访问多个存储体，而且能够并行访问多个存储体组，实现了多维并行访存，显著缩短访存请求的平均处理时间，提高系统整体访存性能。
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公开(公告)号：CN101453270B
公开(公告)日：2013-04-24
申请号：CN200710171717.2
申请日：2007-12-04
Applicant: 无锡江南计算技术研究所
IPC: H04B10/564 , H01S5/068
Abstract: 一种激光驱动器及其温度补偿电路，所述温度补偿电路包括：基准电压产生单元，产生随温度升高而增大的基准电压；基准电流产生单元，连接所述基准电压产生单元，输出随基准电压增大而增大的基准电流；参考电压产生单元，产生随温度升高而增大的参考电压；补偿电流产生单元，连接所述参考电压产生单元，根据参考电压获得补偿阈值温度，并在温度高于或等于补偿阈值温度时输出补偿电流，所述基准电流与补偿电流叠加形成基准调制电流。所述激光驱动器包括温度补偿电路和偏置电流调节电路。通过温度补偿电路补偿激光器的调制电流可以使激光器输出的光信号具有恒定消光比，通过偏置电流调节电路补偿激光器的偏置电流可以使激光器获得稳定的输出光功率。
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公开(公告)号：CN102087536A
公开(公告)日：2011-06-08
申请号：CN200910200118.8
申请日：2009-12-07
Applicant: 无锡江南计算技术研究所
IPC: G06F1/16
Abstract: 一种刀片装置，包括：至少两块处理器卡，每块处理器卡上包括至少一个CPU以及第一接口；接口装置，适于连接处理器卡，包括至少一对第二接口；所述处理器卡通过其第一接口与所述第二接口的连接实现连接至所述接口装置；其中，每对所述第二接口设置于所述接口装置同侧的同一表面，且两个所述第二接口之间的水平间距不超过与之相连接的任一块处理器卡的长度。本发明通过与所述接口装置相水平的方向上设置一对接口，用于连接两块在垂直方向上重叠的处理器卡，以及所述接口装置水平方向上的可扩展性，从而能够在同一刀片装置上安装高达4块或8块的处理器卡，实现刀片装置的高组装密度和高可维性。
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公开(公告)号：CN110727631B
公开(公告)日：2023-08-08
申请号：CN201910863825.9
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/08
Abstract: 本发明公开了一种基于双中板正交与非正交异构互连的H型组装方法。包括将左中板、右中板垂直放置并且将左中板、右中板的一端相互靠近，使左中板、右中板能够形成一个面；在左中板前后两侧面中远离右中板的一侧与右中板前后两侧面中远离左中板的一侧分别水平等数量放置节点插件；在左中板、右中板相互靠近处的一侧面上水平放置若干水平交换插件，使水平交换插件能够同时与左中板、右中板连接，在左中板、右中板相互靠近处的另一侧面上垂直放置若干垂直交换插件，使左中板、右中板上均设置有垂直交换插件。本发明提高节点与交换芯片组装密度，降低节点与交换芯片互连传输距离，提高了互连速率。
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Patent Agency Ranking
公开(公告)号：CN110602211B
公开(公告)日：2022-06-14
申请号：CN201910870364.8
申请日：2019-09-16
Applicant: 无锡江南计算技术研究所
IPC: H04L67/568 , H04L67/5682 , H04L69/22
Abstract: 一种带异步通知的乱序RDMA方法，包括步骤1：源方获取并记录RDMA消息的消息包信息，根据消息包信息从源方主存读取包数据，并将该包数据和对应的消息包信息封装成RDMA数据包，并发送给目标方；步骤2：在收到目标方返回响应包后，响应计数，收齐响应后，向目标方发送异步通知消息Send包；步骤3：在目标方将Send包写入接收队列并返回响应后，写完成事件。本发明，消息包支持乱序发射，减小对网络和路由方式的限制，使网络的构建更为灵活。使用源方计数的可靠性消息传输机制，保证消息可靠传输，简化硬件设计，节省硬件资源开销。由源方硬件自动发起异步通知消息通知目标方消息完成，实现消息完成事件的快速通知，降低消息延时。
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公开(公告)号：CN114218881A
公开(公告)日：2022-03-22
申请号：CN202110481466.8
申请日：2021-04-30
Applicant: 无锡江南计算技术研究所
IPC: G06F30/3308
Abstract: 本发明公开一种针对百量子级方形量子网格随机电路模拟方法，在利用张量网络方法对量子随机电路进行模拟的过程中，于是将张量网络切割成较小的张量片，存在不同的节点上；包括以下步骤：S1、将张量网络沿中线切割m次，以降低张量收缩路径中产生的最大张量片的阶数；S2、沿张量网络中线每切割1次，生成2^（L/8）个，独立的并行任务，将这些独立的任务分在不同的进程上并行计算，每个任务通过计算，得到一个标量结果，其中，L表示电路的层数；S3、将S2中获得的每个任务得到的标量结果相加，得到了张量的单振幅模拟结果。本发明可以降低模拟过程的内存需要，从而满足百量子比特以上量级量子随机电路的模拟需求。
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公开(公告)号：CN110727401B
公开(公告)日：2021-03-02
申请号：CN201910846714.7
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F3/06
Abstract: 一种访存系统，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储器为由两组存储颗粒构成的128位存储器，每组存储颗粒为64位；存储控制器包括用户接口、第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1；用户接口用于接收上层访存请求并将其分发至第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1，之后负责收集响应并返回；在单通道模式下，第一控制通路CCH0或第二控制通路CCH1用于同时管理第一数据通路DCH0和第二数据通路DCH1；在双通道模式下，第一控制通路CCH0和第二控制通路CCH1分别管理第一数据通路DCH0和第二数据通路DCH1。本发明能灵活配置成支持高可靠的应用场景和高带宽的应用场景。
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公开(公告)号：CN110727530B
公开(公告)日：2021-02-19
申请号：CN201910861819.X
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为一种基于窗口的错误访存请求重传系统及方法。基于窗口的错误访存请求重传系统，包括重传缓冲，用于缓存正在飞行的请求，如果请求完成则将其释放，如果请求出错则根据出错请求的错误类型进行重传；错误监测模块，用于获取出错请求的错误类型。基于窗口的错误访存请求重传方法，包括1）将符合要求的请求进行发射并加入到读FIFO或写FIFO中；2）如果请求出错，则根据出错请求的错误类型通过重传发射FIFO进行重传；如果请求发射正常，则将其释放。本申请能够有效挽救大部分由于DDR4存储器访存链路上信号偶发错误导致的读ECC错、写CRC错和命令地址校验错所带来的故障，使其能够满足访存请求的保序原则。
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公开(公告)号：CN110677990B
公开(公告)日：2020-12-11
申请号：CN201910846472.1
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开了一种基于双面盲孔印制板工艺的新型存储结构，包括绝缘印制电路板、设于绝缘印制电路板一端面的FPGA，绝缘印制电路板包括依次设置的上盲板、芯板、下盲板，绝缘印制电路板靠近现场可编程逻辑门阵列FPGA的一端面均匀排列有若干个第一存储体单元，绝缘印制电路板另一端面均匀排列有与第一存储体单元相对应的第二存储体单元；上盲板与下盲板内分别设有第一布线层、第二布线层，第一存储体单元与第二存储体单元的各排线端分别与第一布线层、第二布线层的相应电连接节点固接；绝缘印制电路板在两端分别设置有贯穿整个绝缘印制电路板的第一通孔条，其中一组第一通孔条设于可编程逻辑门阵列FPGA下方。
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