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公开(公告)号：CN110704234B
公开(公告)日：2023-05-23
申请号：CN201910861709.3
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F11/10 , G06F11/22 , G06F11/263
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种存控数据传输错误注入方法。本发明通过以下技术方案得以实现的：一种存控数据传输错误注入方法，包含如下步骤；步骤S01：抽象数据传输协议步骤，对数据传输协议进行抽象处理，从而保证错误注入与协议产生交底的耦合度；步骤S02：故障模型抽象步骤，对注错模块进行配置；步骤S03：注入方式配置步骤，对焦点及伪随机设计进行设置。本发明的目的是提供一种存控数据传输错误注入方法，能够使用统一的错误注入接口，注入定向错误或伪随机错误，提高待测设计的容错功能测试效率，大大降低测试集开发工作量。
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公开(公告)号：CN115344232A
公开(公告)日：2022-11-15
申请号：CN202211017007.5
申请日：2022-08-24
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开了一种支持不同精度累加结果写回硬件的方法及装置，涉及数据处理技术领域，包括：构建多个运算单元组成的二维脉动阵列；读取本地局部存储器中的北向数据，预加载在矩阵乘法加速单元中从北向南传输；读取本地局部存储器中的西向数据，加载在矩阵乘法加速单元中从西向东传输；对西向数据和北向数据进行乘加操作；累加器缓冲接收矩阵乘法加速单元最南侧的一行运算单元传输下来的累加结果，完成所有中间结果累加；将缓存结果写回至本地局部存储器。本发明运算精度灵活可配，支持多种精度运算，同时累加结果写回电路支持写回精度灵活可配。
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公开(公告)号：CN110727583B
公开(公告)日：2022-11-15
申请号：CN201910845696.0
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F11/36
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种基于可扩展验证组件构建验证环境的方法。本发明通过以下技术方案得以实现的：一种基于可扩展验证组件构建验证环境的方法，包含如下步骤：环境构成要素排序步骤：将的环境构成要素分析，根据所述构成要素的可扩展性和通用性进行排序；元素分层步骤：从底到下分成若干元素层，可扩展性和通用性最好的元素放置在最底层；验证组件形成步骤；验证环境框架定义步骤：利用脚本组件库将所述验证组件装填，构成实际运行的验证环境。本发明的目的是提供一种基于可扩展验证组件构建验证环境的方法，即使面对复杂芯片的验证时，依旧可以有针对性的快速构建验证环境，大大提升验证环境的构建效率。
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公开(公告)号：CN110795897B
公开(公告)日：2021-06-22
申请号：CN201910841142.3
申请日：2019-09-06
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种针对多种错误类型的片上存储器BIST验证方法。本发明通过以下技术方案得以实现的：一种针对多种错误类型的片上存储器BIST验证方法，S01、验证环境搭建步骤、S02、激励规则制定步骤、S03、造错模块添加步骤、S04、结果验证步骤。本发明的目的是提供一种针对多种错误类型的片上存储器BIST验证方法，在测试过程中，充分遍历实现BIST测试中所有可出现的错误类型，保证测试修复逻辑的正确性并提升操作效率。
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公开(公告)号：CN110704343A
公开(公告)日：2020-01-17
申请号：CN201910852824.4
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
IPC: G06F13/28
Abstract: 本发明提供面向众核处理器访存和片内通信的数据传输方法与装置，属于计算机体系结构与处理器微结构领域。该面向众核处理器访存和片内通信的数据传输方法与装置包括如下步骤：S1：通道指令缓冲单元获取1或多个源核心处理器发出的通道指令；S2：从通道指令缓冲单元内抽取DMA通道指令或者RMA通道指令；S3：从DMA通道指令中解析DMA微访问，并将DMA微访问发送至内存，从RMA通道指令中解析RMA微访问发送至目标核心处理器中；S4：获取内存返回的应答或者目标核心处理器返回的应答后发起回答字操作。本发明减少了硬件逻辑开销，实现高效的实现片内数据复用，提升众核处理器的计算能力。
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Patent Agency Ranking
公开(公告)号：CN110704260A
公开(公告)日：2020-01-17
申请号：CN201910857719.X
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F11/22
Abstract: 一种用于处理器IO寄存器测试激励的可重用方法，属于计算机体系结构处理器技术领域。方法包括定义IO寄存器读写测试用的父类；在部件级或芯片级的IO接口上，实现继承上述父类的测试子类。本发明不用重复开发同一IO寄存器在不同测试环境下的测试激励，显著减少测试激励开发总量，加快了IO寄存器相关的错误收敛速度，压缩了处理器验证周期。测试激励可继承性良好，易用性增强。
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公开(公告)号：CN110704234A
公开(公告)日：2020-01-17
申请号：CN201910861709.3
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F11/10 , G06F11/22 , G06F11/263
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种存控数据传输错误注入方法。本发明通过以下技术方案得以实现的：一种存控数据传输错误注入方法，包含如下步骤；步骤S01：抽象数据传输协议步骤，对数据传输协议进行抽象处理，从而保证错误注入与协议产生交底的耦合度；步骤S02：故障模型抽象步骤，对注错模块进行配置；步骤S03：注入方式配置步骤，对焦点及伪随机设计进行设置。本发明的目的是提供一种存控数据传输错误注入方法，能够使用统一的错误注入接口，注入定向错误或伪随机错误，提高待测设计的容错功能测试效率，大大降低测试集开发工作量。
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公开(公告)号：CN113342669B
公开(公告)日：2022-12-30
申请号：CN202110692255.9
申请日：2021-06-22
Applicant: 无锡江南计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种缩短芯片代码覆盖率收敛时间的验证方法及装置，该方法包括通过预设的激励回归对芯片代码进行仿真计算，确定无覆盖率的待测点；接收第一操作指令，基于所述第一操作指令编写待测点对应的断言，断言用以表征待测点所表示的输入状态无法达到；构建形式化环境，在形式化环境中运行断言，判断断言的运行结果；根据运行结果反向补充待测点的输入状态假设，并基于输入状态假设生成测试激励进行仿真验证。本发明实现了通过形式化验证工具构建形式化环境来进行断言证明，基于断言证明结果产生作为输入状态假设的反例，进而形成测试激励，从而减少芯片代码验证过程中与设计人员的交流时间，且缩短了芯片代码验证过程中的覆盖率收敛时间。
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公开(公告)号：CN113342669A
公开(公告)日：2021-09-03
申请号：CN202110692255.9
申请日：2021-06-22
Applicant: 无锡江南计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种缩短芯片代码覆盖率收敛时间的验证方法及装置，该方法包括通过预设的激励回归对芯片代码进行仿真计算，确定无覆盖率的待测点；接收第一操作指令，基于所述第一操作指令编写待测点对应的断言，断言用以表征待测点所表示的输入状态无法达到；构建形式化环境，在形式化环境中运行断言，判断断言的运行结果；根据运行结果反向补充待测点的输入状态假设，并基于输入状态假设生成测试激励进行仿真验证。本发明实现了通过形式化验证工具构建形式化环境来进行断言证明，基于断言证明结果产生作为输入状态假设的反例，进而形成测试激励，从而减少芯片代码验证过程中与设计人员的交流时间，且缩短了芯片代码验证过程中的覆盖率收敛时间。
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公开(公告)号：CN110727584B
公开(公告)日：2021-04-30
申请号：CN201910850481.8
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
IPC: G06F11/36
Abstract: 一种处理器硅前验证用的RTL与参考模型实时比较方法，属于中央处理器芯片硅前功能正确性验证技术领域。方法包括步骤S01，当监测到RTL的通用寄存器回写信号时，将RTL回写的值记录于Testbench中的RTL缓冲内；步骤S02，比较Testbench中的RTL缓冲中条目和Testbench中参考模型缓冲中条目，若相等，则返回步骤S01，若不相等，则报错退出。本发明能够支持不同体系结构的处理器运行结果的正确性的实时比较，可在处理器的正确性验证中实现指令级的精确结果比较，提高验证环境构建速度和可靠性，提高处理器验证效率，降低处理器验证的难度和门槛。
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