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公开(公告)号：CN113900815A
公开(公告)日：2022-01-07
申请号：CN202111201766.2
申请日：2021-10-15
Applicant: 无锡江南计算技术研究所
IPC: G06F9/50
Abstract: 本发明实施例提供一种异构众核处理器的高带宽访存方法及装置，所述方法包括：获取主存空间的处理范围，根据主存空间范围设置一致性界标寄存器的数据处理范围；获取接口信息，确定预设的访存交叉开关的构建规则，根据接口信息，结合构建规则构建交叉开关；接收到访存请求后，将访存请求发送至交叉开关，交叉开关获取访存请求的访存地址，判断访存地址是否在数据处理范围内；当访存地址在数据处理范围内时，交叉开关将访存请求发送至一致性处理部件接口；当访存地址不在数据处理范围内时，则交叉开关将访存请求发送至主存访存接口。采用本方法能够支持异构众核处理器的高带宽访存需求，降低大量无需一致性操作的访存请求的访存延迟和访存功耗。
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公开(公告)号：CN113434115A
公开(公告)日：2021-09-24
申请号：CN202110828951.8
申请日：2021-07-22
Applicant: 无锡江南计算技术研究所
Abstract: 本发明为一种浮点数尾数域余数运算电路及方法，包括乘法余数码运算电路和取反结果余数运算电路，乘法余数码运算电路包括两个第一输入组件、一个模乘法器及一层或多层第一模加器组件。取反结果余数运算电路包括一个第二输入组件、一个模减法器及一层或多层第二模加器组件。本发明的优点是：基于算法的推导，采取等效位移再划分的方式，解决了浮点乘法不能直接利用模运算中乘法分配律的问题，极大优化了尾数乘法、减法带来的面积开销；采取等效模减运算优化了取非运算在模运算带来的面积开销。
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公开(公告)号：CN110718263B
公开(公告)日：2021-08-10
申请号：CN201910846816.9
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G11C29/56 , G11C29/44 , G06F11/263
Abstract: 芯片访存通路的高效分段测试系统、方法，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储控制器在其内部设有测试存储器、微操作控制器、IO寄存器，测试存储器用于模拟存储器的读、写延迟行为。方法包括步骤S01,存储控制器发送维护访问请求或CPU访问请求给存储器，检测存储器的访存通路能正常访问，执行步骤S02,不能正常访问，执行步骤S03；步骤S02,存储控制器在测试模式下与测试存储器进行读写数据模式测试；步骤S03，IO寄存器触发微操作控制器工作，微操作控制器发送命令给存储器，用于测试并定位访存通路存在的问题。本发明便于定位芯片访存通路问题，加速芯片的访存通路调试过程，还可实现多种DDR4流程的调试工作。
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公开(公告)号：CN110727401B
公开(公告)日：2021-03-02
申请号：CN201910846714.7
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F3/06
Abstract: 一种访存系统，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储器为由两组存储颗粒构成的128位存储器，每组存储颗粒为64位；存储控制器包括用户接口、第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1；用户接口用于接收上层访存请求并将其分发至第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1，之后负责收集响应并返回；在单通道模式下，第一控制通路CCH0或第二控制通路CCH1用于同时管理第一数据通路DCH0和第二数据通路DCH1；在双通道模式下，第一控制通路CCH0和第二控制通路CCH1分别管理第一数据通路DCH0和第二数据通路DCH1。本发明能灵活配置成支持高可靠的应用场景和高带宽的应用场景。
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公开(公告)号：CN110727530B
公开(公告)日：2021-02-19
申请号：CN201910861819.X
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为一种基于窗口的错误访存请求重传系统及方法。基于窗口的错误访存请求重传系统，包括重传缓冲，用于缓存正在飞行的请求，如果请求完成则将其释放，如果请求出错则根据出错请求的错误类型进行重传；错误监测模块，用于获取出错请求的错误类型。基于窗口的错误访存请求重传方法，包括1）将符合要求的请求进行发射并加入到读FIFO或写FIFO中；2）如果请求出错，则根据出错请求的错误类型通过重传发射FIFO进行重传；如果请求发射正常，则将其释放。本申请能够有效挽救大部分由于DDR4存储器访存链路上信号偶发错误导致的读ECC错、写CRC错和命令地址校验错所带来的故障，使其能够满足访存请求的保序原则。
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Patent Agency Ranking
公开(公告)号：CN113434115B
公开(公告)日：2024-03-22
申请号：CN202110828951.8
申请日：2021-07-22
Applicant: 无锡江南计算技术研究所
Abstract: 本发明为一种浮点数尾数域余数运算电路及方法，包括乘法余数码运算电路和取反结果余数运算电路，乘法余数码运算电路包括两个第一输入组件、一个模乘法器及一层或多层第一模加器组件。取反结果余数运算电路包括一个第二输入组件、一个模减法器及一层或多层第二模加器组件。本发明的优点是：基于算法的推导，采取等效位移再划分的方式，解决了浮点乘法不能直接利用模运算中乘法分配律的问题，极大优化了尾数乘法、减法带来的面积开销；采取等效模减运算优化了取非运算在模运算带来的面积开销。
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公开(公告)号：CN115269458A
公开(公告)日：2022-11-01
申请号：CN202210986887.0
申请日：2022-08-17
Applicant: 无锡江南计算技术研究所
IPC: G06F12/1027 , G06F30/32
Abstract: 本发明涉及计算机数据计算领域，具体涉及处理器对虚拟内存读取过程中的优化方式。本发明是通过以下技术方案得以实现的：一种适用于多核心处理器的TLB配置方式，包含如下步骤：S01、TLB布置步骤；将所述TLB安装在访存通路的公共部分的位置上；S02、TLB数据格式指定步骤；指定所述TLB中的TLB的表格存储格式，TLB表的数据格式包含段号数据和地址差值数据，S03、模式分配步骤；S04、表项填充步骤；S05、数据使用步骤；本发明的目的是提供一种适用于多核心处理器的TLB配置方式，在处理器包含有多个核心的状态下，TLB搭建成本大大降低，且TLB段表信息更新时，更新填充任务数量有效降低，处理器对主存的读取效率提升。
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公开(公告)号：CN115269200A
公开(公告)日：2022-11-01
申请号：CN202210977978.8
申请日：2022-08-16
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机数据计算领域，具体处理器多核处理的加速方法。本发明是通过以下技术方案得以实现的：一种支持cache更新的一致性加速处理方法,包含如下步骤：S01、生产核心数据生产步骤；生产核心生产出批量数据；S02、完成通知即时发送步骤；所述生产核心给一致性串行点发送完成通知；S03、串行点取数据步骤；所述一致性串行点从所述生产核心处获得刚处理完的数据，且将数据转存到主存中，在转存结束之前，该生产核心不生产新的数据；S04、消费核心获得数据步骤。本发明的目的是提供一种支持cache更新的一致性加速处理方法，在保证cache一致性的基础上，解决一致性操作的延迟开销，避免生产核心的多任务竞争，减少数据处理的延迟，提升效率。
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公开(公告)号：CN110688209B
公开(公告)日：2022-09-13
申请号：CN201910852487.9
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为一种基于二叉树的大窗口访存流量调度缓冲结构及方法。一种基于二叉树的大窗口访存流量调度缓冲结构，包括存储条目，用于记录访存请求的信息；空条目队列，用于以队列的形式挂载存储条目；调度二叉树，用于以二叉树的形式组织存储条目。访存请求的信息包括访存请求信息、条目的左子指针、条目的右子指针。本申请在访存请求到达缓冲时，即将其组织成二叉树结构，在发射时只需要选择二叉树的根节点即可，能够在面对大量访存请求时，实现大规模的访存请求调度，挖掘访存序列的局部性，提高访存带宽，缓解访存墙问题。
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公开(公告)号：CN110688094A
公开(公告)日：2020-01-14
申请号：CN201910861698.9
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/72
Abstract: 本发明属于计算机整数乘法校验设计技术领域，特别涉及一种基于并行压缩循环的余数运算电路及方法。包括多个输入端，分别用于输入多个同位宽的二进制数；模加法器，用于输出求余结果；一层或多层进位保留加法器组件，设置在多个输入端和模加法器之间；每一层进位保留加法器组件包括一个或者多个进位保留加法器；最上层的进位保留加法器的两个输出连接至模加法器的输入，其余每层进位保留加法器的和输出作为下层进位保留加法器的输入，其余每层进位保留加法器的进位输出向最左移动1位以后作为下层进位保留加法器的输入；同位宽的二进制数由整数拆分而成。仅在最后输出一级采用了模加法器，而中间级均采用进位保留加法器提高了电路的时序性能。
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