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公开(公告)号：CN114217809A
公开(公告)日：2022-03-22
申请号：CN202110398338.7
申请日：2021-04-14
Applicant: 无锡江南计算技术研究所
IPC: G06F8/41
Abstract: 本发明公开一种无横向一致性的众核精简Cache协议实现方法，包括以下步骤：S1、对Cache行内数据更新情况进行分析，标记出被更新的数据；S2、如果Cache行内所有数据都没有被更新，或者Cache行内所有数据都被更新，跳转至S5，如果Cache行内只有部分数据被更新，跳转至S3；S3、当一个Cache行内的数据只有部分内容需要写回时，其他位掩码置0；S4、根据掩码粒度大小与置位情况，更新主存中对应掩码位为1的数据；S5、直接对Cache行进行写回操作。本发明有效解决共享主存Cache结构的假共享问题，还可以提高写回效率、有效降低处理器在Cache数据管理方面的硬件开销。
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公开(公告)号：CN110716709B
公开(公告)日：2021-10-29
申请号：CN201910864339.9
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/503
Abstract: 本发明提供支持进位借位正常传递的多精度大整数算术运算加速单元，属于计算机体系结构和处理器微结构技术领域。该支持进位借位正常传递的多精度大整数算术运算加速单元包括512位操作数A[511:0]、512位操作数B[511:0]、进位借位寄存器索引idx、进位借位寄存器、512位运算结果RSLT[511:0]、功能码opf和运算装置。本发明可以直接实现512位数据之间的加减运算，进位借位寄存器保存512位计算的进借位，便于扩展实现更高精度大整数之间的加减运算，还可以直接实现两组128位数据之间的乘法运算，配合移位加操作可扩展实现更高精度大整数之间的乘法运算。
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公开(公告)号：CN106168940A
公开(公告)日：2016-11-30
申请号：CN201610460013.6
申请日：2016-06-22
Applicant: 中国科学院计算技术研究所 , 无锡江南计算技术研究所
IPC: G06F15/173 , H04L12/771
CPC classification number: G06F15/17318 , G06F15/17312 , H04L45/60
Abstract: 本发明提供了一种高密度片上网络的路网实现方法，适用于众核片上网络技术领域，包括：步骤1，将第一路由和第二路由的链路划分为多个低宽度的自治的子链路；步骤2，检测输入端口的数据包的队列，配置所述子链路和所述队列在同一时刻并行传输最大数量的所述数据包；步骤3，根据所述数据包并行传输前的路由信息，将所述数据包进行拆分输出。同时本发明还提供一种高密度片上网络的路网路由装置。借此，本发明实现了片上网络细粒度数据传输的结构及路由机制的优化。
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公开(公告)号：CN102930008B
公开(公告)日：2015-10-07
申请号：CN201210423150.4
申请日：2012-10-29
Applicant: 无锡江南计算技术研究所
IPC: G06F17/30
Abstract: 一种向量查表方法。第一多次查表指令字段用于标示向量查表操作，第二、第三多次查表指令字段为源操作数寄存器的索引号，第四多次查表指令字段为目标寄存器的索引号。第二多次查表指令字段指定的寄存器内容为查询基地址，第三多次查表指令字段指定的寄存器内容包含多个待查向量元素相对于查询基地址的偏移值，第四多次查表指令字段指定存放最终查询结果的单个目标寄存器。参照第三多次查表指令字段指定的寄存器内容的拼接格式，拼接成向量查表结果，写入第四多次查表指令字段指定的目标寄存器。待查向量元素偏移值在第三多次查表指令字段指定的寄存器中的位置，规定了对应元素最终在第四多次查表指令字段指定的目标寄存器中的位置。
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公开(公告)号：CN102945220B
公开(公告)日：2015-08-12
申请号：CN201210396345.4
申请日：2012-10-17
Applicant: 无锡江南计算技术研究所
IPC: G06F13/42
Abstract: 本发明提供了一种基于序号的多队列保序方法。在队列一的出口和入口分别设立出口计数器和入口计数器；入口计数器每收到一个包加一，出口计数器每发送一个包加一；进入队列二的消息包携带有进入队列二时的队列一的入口计数器的计数值作为序号；进入队列二的消息包在准备出队时，将携带的序号与队列一的入口计数器当前值和出口计数器当前值进行比较，以判断是否可以出队。当根据准备出队的消息包携带的序号、以及队列一的入口计数器当前值和出口计数器当前值判定在所述准备出队的消息包之前的进入队列一的消息包已全部发出时，使所述准备出队的消息包出队。
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Patent Agency Ranking
公开(公告)号：CN103377034A
公开(公告)日：2013-10-30
申请号：CN201210107338.8
申请日：2012-04-12
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种指令预送方法及装置、指令管理系统、运算核心，所述指令预送方法包括：按照程序的执行顺序将所述程序划分为指令块；设置所述指令块的指令超块表，所述指令超块表携带所述指令块的标识，所述指令块的存储地址，下一指令块的标识；按照执行顺序发送指令块至至少一个运算核心。本发明的技术方案可以有效减少运算核心的指令脱靶和等待延迟，提高运算核心的计算效率。
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公开(公告)号：CN101989942B
公开(公告)日：2012-10-31
申请号：CN200910165362.5
申请日：2009-08-07
Applicant: 无锡江南计算技术研究所
IPC: H04L12/40 , H04L12/437
Abstract: 一种仲裁控制方法、应用该仲裁控制方法的通信方法、仲裁器和应用该仲裁器的通信系统，其中，所述仲裁控制方法包括：对通信请求进行排序，所述排序与所述通信请求的链路距离和提交时间相关；对排序的所述通信请求进行筛选并提交筛选后的通信请求；根据所提交的通信请求的类型，对所述通信请求进行仲裁，返回仲裁失败响应或仲裁成功响应；根据所述仲裁响应，更新链路记录和信用记录。本发明通过对通信资源信用和链路的集中管理和分配，简化了仲裁过程，提高了流水仲裁能力和链路的通信效率。
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公开(公告)号：CN102446159A
公开(公告)日：2012-05-09
申请号：CN201010508870.1
申请日：2010-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/167 , G06F12/02
Abstract: 一种多核处理器的数据管理方法及装置，所述多核处理器包括处理器核心阵列和处理器核心互连结构，所述处理器核心阵列包括多个处理器核心，所述处理器核心包括具有多个存储单元的核内存储器，所述处理器核心互连结构用于所述处理器核心阵列中任意两处理器核心间的通信，所述方法包括：对所述处理器核心的核内存储器的存储单元分配存储地址；根据所述存储单元的存储地址在至少一个处理器核心的核内存储器和主存之间进行数据传输。本发明提高了数据的读写效率，利用批量化的访存方式，将多次数据访问合并，避免了零散访问主存的效率损失问题，并提供了多种编址方式和相应的数据传输方式，能够满足多种计算过程的应用需要。
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公开(公告)号：CN102446087A
公开(公告)日：2012-05-09
申请号：CN201010508876.9
申请日：2010-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种指令预取方法与预取装置。所述指令预取装置，用于向处理器核心提供指令预取服务，包括：取指控制单元，用于接收处理器核心提供的预取请求，基于所述预取请求在指令缓存单元搜索与所述预取请求对应的指令，或指示指令缓存单元从片外主存中获取与所述预取请求对应的指令；基于所述预取请求指示指令缓存单元将与预取请求对应的指令提供给处理器核心；指令缓存单元，用于存储指令；响应所述取指控制单元的指示，从片外主存中获取与所述预取请求对应的指令，以及将与预取请求对应的指令提供给处理器核心。本发明的指令预取方法与预取装置以较为简便的方式实现了多核处理器的指令预取，简化了硬件指令存储的管理逻辑，提高了处理器的处理效率。
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公开(公告)号：CN110704362A
公开(公告)日：2020-01-17
申请号：CN201910864444.2
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/173
Abstract: 本发明提供一种处理器阵列局部存储混合管理技术，属于计算机体系结构和处理器微结构技术领域。该处理器阵列局部存储混合管理技术包括如下步骤：S1：将阵列处理器中每个核心的片上局部存储（LDM）被划分为第一类区域、第二类区域和第三类区域；S2：将第一类区域设定为用以保存本地私有数据、其具体编址仅对本核心的应用程序可见的私有存储空间；S3：将第二类区域设定为用以保存多个核心的共享数据、其具体编址对多个核心的应用程序可见的共享存储空间；S4：将第三类区域设定为用以映射到整个主存空间、采用Cache的方式管理以使本核心的应用程序对可Cache空间的访问可见的Cache存储空间。本发明针对应用特征进行灵活配置，高效发挥应用的实际运行性能。
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