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公开(公告)号：CN110727412A
公开(公告)日：2020-01-24
申请号：CN201910867700.3
申请日：2019-09-14
Applicant: 无锡江南计算技术研究所
IPC: G06F7/487
Abstract: 本发明公开了一种基于掩码的混合浮点乘法低功耗控制方法。包括硬件自动确定混合浮点乘法操作类型，将标准的浮点乘数与被乘数尾数的高位填充全0，使所述浮点乘数、所述被乘数均与复用定点硬件乘法器输入位宽相同；对于浮点乘法操作，将填充后的浮点乘数与被乘数根据预设的乘法编码规则、符号扩展规则获得部分积，并将无效尾数移至高位，采用掩码控制无效尾数不参与部分积压缩求和运算，以节省逻辑功耗。本发明还公开了一种基于掩码的混合浮点乘法低功耗控制装置。本发明支持复用定点乘法硬件实现浮点乘法的低功耗控制，硬件自动检测浮点乘法运算，基于掩码控制高位扩充位编码，具有硬件开销低、易于逻辑实现、功耗控制简单等优点。
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公开(公告)号：CN103377141B
公开(公告)日：2016-10-12
申请号：CN201210107339.2
申请日：2012-04-12
Applicant: 无锡江南计算技术研究所
IPC: G06F12/0802
Abstract: 一种高速存储区的访问方法及访问装置，其中所述访问方法包括：在处理器核心请求访问主存时，基于所述Cache数据在主存首地址、Cache行数据量、Cache行条目总数和Cache行有效位判断请求主存地址是否命中Cache；若所述请求主存地址命中Cache，则基于所述Cache数据在局部存储器首地址确定与所述请求主存地址对应的局部存储器地址，并基于所述局部存储器地址加载Cache数据；若所述请求主存地址未命中Cache，则基于所述不命中入口跳转至不命中处理例程。本技术方案简化了高速存储区的逻辑设计开销，提高了处理器的易编程性和适应性。
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公开(公告)号：CN102929588B
公开(公告)日：2015-04-08
申请号：CN201210374986.X
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种众核处理器虚实地址转换方法包括：第一步骤：请求仲裁器对来自各个处理器核心的指令流请求和数据流请求进行仲裁；第二步骤：通过指令流代换表和数据流代换表对仲裁后的指令流、数据流请求进行集中代换；其中，每个处理器核心在指令流、数据流代换表中固定分配若干条目，并且其中，核心的指令流在进行越权、越界检查后，通过虚地址索引本核心对应的代换表项后，利用可配置的代换算法代换出物理地址，代换表项包含对Cache一致性属性配置的信息。Cache一致性属性配置信息包括代换后的指令流、数据流访问是否可Cache、访问Cache的策略是直写还是回写、访问Cache是否写分配。
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Patent Agency Ranking
公开(公告)号：CN102930008A
公开(公告)日：2013-02-13
申请号：CN201210423150.4
申请日：2012-10-29
Applicant: 无锡江南计算技术研究所
IPC: G06F17/30
Abstract: 一种向量查表方法以及处理器。第一多次查表指令字段用于标示向量查表操作，第二、第三多次查表指令字段为源操作数寄存器的索引号，第四多次查表指令字段为目标寄存器的索引号。第二多次查表指令字段指定的寄存器内容为查询基地址，第三多次查表指令字段指定的寄存器内容包含多个待查向量元素相对于查询基地址的偏移值，第四多次查表指令字段指定存放最终查询结果的单个目标寄存器。参照第三多次查表指令字段指定的寄存器内容的拼接格式，拼接成向量查表结果，写入第四多次查表指令字段指定的目标寄存器。待查向量元素偏移值在第三多次查表指令字段指定的寄存器中的位置，规定了对应元素最终在第四多次查表指令字段指定的目标寄存器中的位置。
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公开(公告)号：CN102929588A
公开(公告)日：2013-02-13
申请号：CN201210374986.X
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种众核处理器虚实地址转换方法包括：第一步骤：请求仲裁器对来自各个处理器核心的指令流请求和数据流请求进行仲裁；第二步骤：通过指令流代换表和数据流代换表对仲裁后的指令流、数据流请求进行集中代换；其中，每个处理器核心在指令流、数据流代换表中固定分配若干条目，并且其中，核心的指令流在进行越权、越界检查后，通过虚地址索引本核心对应的代换表项后，利用可配置的代换算法代换出物理地址，代换表项包含对Cache一致性属性配置的信息。Cache一致性属性配置信息包括代换后的指令流、数据流访问是否可Cache、访问Cache的策略是直写还是回写、访问Cache是否写分配。
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公开(公告)号：CN102880585A
公开(公告)日：2013-01-16
申请号：CN201210370444.5
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F15/167 , G06F9/52
Abstract: 一种用于具有多个处理器核心的处理器系统的同步器包括：同步向量表、同步处理部件、断连分析处理部件、以及死锁检查部件。同步向量表由多个条目组成，分别用于接收并对应保存来自多个处理器核心的当前待同步位图请求信息。同步处理部件用于通过查询同步向量表来对同步向量表中的情况进行分析和处理，从而在待同步处理器核心均符合同步要求时向处理器核心返回同步完成信号。断连分析处理部件用于接收降级指示信号，并且根据降级指示信号将同步器设置为降级同步模式或者非降级同步模式；断连分析处理部件用于接收断连位信号，根据断连位信号更改同步向量表，从而实现在位处理器核心与降级断连处理器核心的同步功能。
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公开(公告)号：CN102830952A
公开(公告)日：2012-12-19
申请号：CN201210326452.X
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供了一种基于指令块的指令发射控制方法及装置、以及处理器。判断处于指令准备发射状态的指令的指令类型。若判定所述处于指令准备发射状态的指令的指令类型是栏栅指令，则进一步判断发射条件；若判定还有更先执行序的指令不能发射，则使得作为栏栅指令的所述处于指令准备发射状态的指令不能发射；若判定更先执行序的指令均能发射或均已发射，则发射作为栏栅指令的所述处于指令准备发射状态的指令。如果判定所述处于指令准备发射状态的指令的指令类型是普通指令，则进一步判断发射条件；若判定还有更先执行序的栏栅指令未发射，则使得作为普通指令的所述处于指令准备发射状态的指令不能发射；若判定无更先执行序的栏栅指令未发射，则发射作为普通指令的所述处于指令准备发射状态的指令。
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公开(公告)号：CN110659144B
公开(公告)日：2022-01-07
申请号：CN201910863824.4
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供支持请求响应多端口异步多播的高吞吐混合仲裁路由方法，属于计算机体系结构与芯片微结构技术领域。该支持请求响应多端口异步多播的高吞吐混合仲裁路由方法包括如下步骤：S1：处理器发出的单FLIT请求/响应包在仲裁过程中，采用混合仲裁机制以得到第一预设单FLIT请求/响应包；S2：在路由接口协议中设计用以支持第一预设单FLIT请求/响应包的多播传输的多播机制，第一预设单FLIT请求/响应包在各输出端口异步传输，各个输出端口在整个多播未完成时处理在该输出端口的后续来包，同时输入端口更新多播信号，当所有目标输出端口传输完成后释放第一预设单FLIT请求/响应包。本发明中异步多播发送匹配混合仲裁机制，两者相结合提升吞吐率。
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