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公开(公告)号：CN110661728B
公开(公告)日：2022-10-04
申请号：CN201910866274.1
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: H04L47/52 , H04L49/103 , H04L49/109 , H04L49/253
Abstract: 本发明提供多虚通道传输时共享与私有相结合的缓冲设计方法与装置，属于计算机体系结构与处理器微结构设计技术领域。该多虚通道传输时共享与私有相结合的缓冲设计方法与装置包括如下步骤：S1：发送器获取缓冲条目中的待发送网络包的类型、NO域的值和信用值，如果NO域的值为0和信用值为非0则将待发送网络包发送出去；S2：将与待发送网络包的同类型所有条目的NO域的值减1、将本地待发送网络包的信用值减1，将该网络包所在条目释放；S3：接收器判断私有缓冲区域是否存在空闲，如果有则接收器将待发送网络包存储在私有缓冲区域，如果没有则接收器将待发送网络包存储在共享缓冲区域。本发明灵活性较高。
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公开(公告)号：CN110704362B
公开(公告)日：2021-03-12
申请号：CN201910864444.2
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/173
Abstract: 本发明提供一种处理器阵列局部存储混合管理技术，属于计算机体系结构和处理器微结构技术领域。该处理器阵列局部存储混合管理技术包括如下步骤：S1：将阵列处理器中每个核心的片上局部存储（LDM）被划分为第一类区域、第二类区域和第三类区域；S2：将第一类区域设定为用以保存本地私有数据、其具体编址仅对本核心的应用程序可见的私有存储空间；S3：将第二类区域设定为用以保存多个核心的共享数据、其具体编址对多个核心的应用程序可见的共享存储空间；S4：将第三类区域设定为用以映射到整个主存空间、采用Cache的方式管理以使本核心的应用程序对可Cache空间的访问可见的Cache存储空间。本发明针对应用特征进行灵活配置，高效发挥应用的实际运行性能。
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公开(公告)号：CN110704343B
公开(公告)日：2021-01-05
申请号：CN201910852824.4
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
IPC: G06F13/28
Abstract: 本发明提供面向众核处理器访存和片内通信的数据传输方法与装置，属于计算机体系结构与处理器微结构领域。该面向众核处理器访存和片内通信的数据传输方法与装置包括如下步骤：S1：通道指令缓冲单元获取1或多个源核心处理器发出的通道指令；S2：从通道指令缓冲单元内抽取DMA通道指令或者RMA通道指令；S3：从DMA通道指令中解析DMA微访问，并将DMA微访问发送至内存，从RMA通道指令中解析RMA微访问发送至目标核心处理器中；S4：获取内存返回的应答或者目标核心处理器返回的应答后发起回答字操作。本发明减少了硬件逻辑开销，实现高效的实现片内数据复用，提升众核处理器的计算能力。
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公开(公告)号：CN102880585B
公开(公告)日：2015-05-06
申请号：CN201210370444.5
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F15/167 , G06F9/52
Abstract: 一种用于具有多个处理器核心的处理器系统的同步器包括：同步向量表、同步处理部件、断连分析处理部件、以及死锁检查部件。同步向量表由多个条目组成，分别用于接收并对应保存来自多个处理器核心的当前待同步位图请求信息。同步处理部件用于通过查询同步向量表来对同步向量表中的情况进行分析和处理，从而在待同步处理器核心均符合同步要求时向处理器核心返回同步完成信号。断连分析处理部件用于接收降级指示信号，并且根据降级指示信号将同步器设置为降级同步模式或者非降级同步模式；断连分析处理部件用于接收断连位信号，根据断连位信号更改同步向量表，从而实现在位处理器核心与降级断连处理器核心的同步功能。
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公开(公告)号：CN102880770A
公开(公告)日：2013-01-16
申请号：CN201210420775.5
申请日：2012-10-29
Applicant: 无锡江南计算技术研究所
IPC: G06F17/50
Abstract: 一种基于宏指令队列的CPU访存序列仿真模型，包括：指令缓冲模块，其包括与CPU内部的Cache不命中请求悬挂缓冲个数数量相同的指令缓冲，发出的指令利用冗余域携带有所在指令缓冲的缓冲号，以便根据响应原样返回的该指令缓冲号进行正确性检查；二级Cache和淘汰缓冲模块，用于模拟二级Cache和淘汰缓冲的操作，并对二次请求和响应的合法性进行检查；二次请求处理模块，用于模拟对二次请求的处理功能，接收二次请求，并返回相应类型的应答；流控模块，用于模拟一次请求队列和响应队列的流控功能；指令调度模块，用于从多个指令缓冲中调度一个指令执行；指令译码模块，用于执行指令缓冲指令格式到CPU和一致性协议硬件之间的逻辑接口的格式包的转换。
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Patent Agency Ranking
公开(公告)号：CN115328404A
公开(公告)日：2022-11-11
申请号：CN202211017009.4
申请日：2022-08-24
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开了一种支持数据在线重组的DMA访存方法及装置，涉及数据处理技术领域，包括：DMA引擎收到DMA传输指令时，判断DMA传输指令中是否有数据重组指示，若是则获取数据传输方向以及数据重组参数信息；DMA引擎将收到的DMA指令解析并拆分为访问请求发送至传输方向上游存储；DMA引擎收到上游存储发来的访问响应数据时，将响应数据重组存放于DMA引擎内部的数据缓冲中；当数据缓冲收齐本次DMA传输指令中的所有数据，按照DMA传输指令中的数据重组参数，以重组后的格式转发给下游存储。本发明支持数据在线重组，使得数据重组过程对运算核心透明，为程序员编程提供便利性和灵活性，降低数据格式转变的实现代价和功耗。
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公开(公告)号：CN115269458A
公开(公告)日：2022-11-01
申请号：CN202210986887.0
申请日：2022-08-17
Applicant: 无锡江南计算技术研究所
IPC: G06F12/1027 , G06F30/32
Abstract: 本发明涉及计算机数据计算领域，具体涉及处理器对虚拟内存读取过程中的优化方式。本发明是通过以下技术方案得以实现的：一种适用于多核心处理器的TLB配置方式，包含如下步骤：S01、TLB布置步骤；将所述TLB安装在访存通路的公共部分的位置上；S02、TLB数据格式指定步骤；指定所述TLB中的TLB的表格存储格式，TLB表的数据格式包含段号数据和地址差值数据，S03、模式分配步骤；S04、表项填充步骤；S05、数据使用步骤；本发明的目的是提供一种适用于多核心处理器的TLB配置方式，在处理器包含有多个核心的状态下，TLB搭建成本大大降低，且TLB段表信息更新时，更新填充任务数量有效降低，处理器对主存的读取效率提升。
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公开(公告)号：CN110717311A
公开(公告)日：2020-01-21
申请号：CN201910857720.2
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F30/398
Abstract: 一种FPGA内部访问系统、FPGA验证方法，属于大规模FPGA验证平台实现技术领域。系统包括外部控制器、FPGA芯片；FPGA芯片包括BSCAN单元、接口电路和用户逻辑电路；外部控制器通过JTAG接口与FPGA芯片中的BSCAN单元连接，BSCAN单元经接口电路连接用户逻辑电路。方法包括针对芯片内的多个逻辑模块，配置多个与逻辑模块相对应的FPGA芯片；当至少有两个模块为同一逻辑模块例化后的模块时，例化后的模块均采用同一种类的FPGA芯片；其中，FPGA芯片基于BSCAN单元通过JTAG接口与外部控制器连接；FPGA芯片内设置连接于BSCAN单元和用户逻辑电路之间的接口电路。本发明不占用通用IO管脚资源，只需非常简单的接口电路，就能实现对FPGA内部的访问，在FPGA验证平台调试和使用时，减少了芯片逻辑种类。
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公开(公告)号：CN110716754A
公开(公告)日：2020-01-21
申请号：CN201910857060.8
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F9/4401
Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为一种高效的处理器数据加载装置及方法。一种高效的处理器数据加载装置，包括组包模块，用于接收扫入数据并将扫入数据组成IO写请求包；请求发送模块，用于将IO写请求包中的IO写访问信息依次转成IO写操作以发送至处理器内部IO寄存器进行写操作；响应处理模块，用于接收处理器内部IO寄存器返回的写响应信号并进行处理。一种高效的处理器数据加载方法，包括1）通过组包模块串行接收扫入数据，并将扫入数据组成由8个IO写访问信息串行拼接而成的IO写请求包。本申请通过组包模块和请求发送模块能够将所需加载数据进行批量长包扫描转IO写操作，使数据加载效率得到有效提高。
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公开(公告)号：CN110661728A
公开(公告)日：2020-01-07
申请号：CN201910866274.1
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: H04L12/873 , H04L12/933 , H04L12/937
Abstract: 本发明提供多虚通道传输时共享与私有相结合的缓冲设计方法与装置，属于计算机体系结构与处理器微结构设计技术领域。该多虚通道传输时共享与私有相结合的缓冲设计方法与装置包括如下步骤：S1：发送器获取缓冲条目中的待发送网络包的类型、NO域的值和信用值，如果NO域的值为0和信用值为非0则将待发送网络包发送出去；S2：将与待发送网络包的同类型所有条目的NO域的值减1、将本地待发送网络包的信用值减1，将该网络包所在条目释放；S3：接收器判断私有缓冲区域是否存在空闲，如果有则接收器将待发送网络包存储在私有缓冲区域，如果没有则接收器将待发送网络包存储在共享缓冲区域。本发明灵活性较高。
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