公开(公告)号：CN110727412A

公开(公告)日：2020-01-24

申请号：CN201910867700.3

申请日：2019-09-14

Applicant: 无锡江南计算技术研究所

Inventor： 吴铁彬 ,  许勇 ,  陈芳园 ,  王谛 ,  高红光 ,  李宏亮

IPC: G06F7/487

Abstract: 本发明公开了一种基于掩码的混合浮点乘法低功耗控制方法。包括硬件自动确定混合浮点乘法操作类型，将标准的浮点乘数与被乘数尾数的高位填充全0，使所述浮点乘数、所述被乘数均与复用定点硬件乘法器输入位宽相同；对于浮点乘法操作，将填充后的浮点乘数与被乘数根据预设的乘法编码规则、符号扩展规则获得部分积，并将无效尾数移至高位，采用掩码控制无效尾数不参与部分积压缩求和运算，以节省逻辑功耗。本发明还公开了一种基于掩码的混合浮点乘法低功耗控制装置。本发明支持复用定点乘法硬件实现浮点乘法的低功耗控制，硬件自动检测浮点乘法运算，基于掩码控制高位扩充位编码，具有硬件开销低、易于逻辑实现、功耗控制简单等优点。

公开(公告)号：CN113900816B

公开(公告)日：2024-03-22

申请号：CN202111201772.8

申请日：2021-10-15

Applicant: 无锡江南计算技术研究所

Inventor： 陈芳园 ,  过锋 ,  吴铁彬 ,  郝子宇 ,  谭弘兵

IPC: G06F9/50

Abstract: 本发明实施例提供一种多深度缓冲激活重发方法及装置，所述方法包括：高速缓冲存储器接收到访存请求，获取访存请求的请求地址，根据请求地址判断访存请求是否命中；未命中则发送访存请求进入脱靶缓冲，并设置第一重发标识位；高速缓冲存储器接收到后续未命中请求时，获取后续未命中请求后续地址，与请求地址进行地址相关性判断；当不相关时，发送后续未命中请求进入脱靶缓冲，设置第二重发标识位；检测到脱靶缓冲中的访存请求和后续未命中请求完成从主存装载后，通过激活重发步骤，对脱靶缓冲中的访存请求进行重发。采用本方法能够支持访存请求的乱序发射和乱序完成，同时保证脱靶请求重发后的正确性，从而提高数据Cache的性能和效率。

公开(公告)号：CN115357195A

公开(公告)日：2022-11-18

申请号：CN202211059381.1

申请日：2022-08-31

Applicant: 无锡江南计算技术研究所

Inventor： 陈芳园 ,  李宏亮 ,  赵冠一 ,  马亚楠 ,  过锋 ,  吕晖

IPC: G06F3/06

Abstract: 本发明提供一种支持分区并发访问的软硬件协同存储器组织方法及装置方法及装置，属于存储器设计技术领域。该方法包括如下步骤：S1：将存储器基于预设区分方式从逻辑上划分为地址连续的多个可独立访问的存储体；S2：获取来自多个计算单元/请求源发送的多个请求信息，基于请求信息和逻辑划分模式匹配对应的存储体，将每个请求信息分别发送至对应的存储体；S3：接收对应的计算单元/请求源的请求信息，基于请求信息和逻辑划分模式获取该计算单元/请求源相匹配的存储体，将该存储体的访存请求数据发送至对应的计算单元/请求源。本发明只需配备开销较小的存储访问模块和数据选择模块即可实现高并行度的访问处理，设计复杂度低，实现开销小。

公开(公告)号：CN110661728B

公开(公告)日：2022-10-04

申请号：CN201910866274.1

申请日：2019-09-12

Applicant: 无锡江南计算技术研究所

Inventor： 唐勇 ,  严忻恺 ,  杨萱 ,  施晶晶 ,  张昆 ,  高红光 ,  吴铁彬 ,  陈芳园

IPC: H04L47/52 ,  H04L49/103 ,  H04L49/109 ,  H04L49/253

Abstract: 本发明提供多虚通道传输时共享与私有相结合的缓冲设计方法与装置，属于计算机体系结构与处理器微结构设计技术领域。该多虚通道传输时共享与私有相结合的缓冲设计方法与装置包括如下步骤：S1：发送器获取缓冲条目中的待发送网络包的类型、NO域的值和信用值，如果NO域的值为0和信用值为非0则将待发送网络包发送出去；S2：将与待发送网络包的同类型所有条目的NO域的值减1、将本地待发送网络包的信用值减1，将该网络包所在条目释放；S3：接收器判断私有缓冲区域是否存在空闲，如果有则接收器将待发送网络包存储在私有缓冲区域，如果没有则接收器将待发送网络包存储在共享缓冲区域。本发明灵活性较高。

公开(公告)号：CN113900816A

公开(公告)日：2022-01-07

申请号：CN202111201772.8

申请日：2021-10-15

Applicant: 无锡江南计算技术研究所

Inventor： 陈芳园 ,  过锋 ,  吴铁彬 ,  郝子宇 ,  谭弘兵

IPC: G06F9/50

Abstract: 本发明实施例提供一种多深度缓冲激活重发方法及装置，所述方法包括：高速缓冲存储器接收到访存请求，获取访存请求的请求地址，根据请求地址判断访存请求是否命中；未命中则发送访存请求进入脱靶缓冲，并设置第一重发标识位；高速缓冲存储器接收到后续未命中请求时，获取后续未命中请求后续地址，与请求地址进行地址相关性判断；当不相关时，发送后续未命中请求进入脱靶缓冲，设置第二重发标识位；检测到脱靶缓冲中的访存请求和后续未命中请求完成从主存装载后，通过激活重发步骤，对脱靶缓冲中的访存请求进行重发。采用本方法能够支持访存请求的乱序发射和乱序完成，同时保证脱靶请求重发后的正确性，从而提高数据Cache的性能和效率。

公开(公告)号：CN110727463B

公开(公告)日：2021-08-10

申请号：CN201910863815.5

申请日：2019-09-12

Applicant: 无锡江南计算技术研究所

Inventor： 李宏亮 ,  张昆 ,  郑方 ,  菅陆田 ,  陈芳园 ,  郝子宇 ,  谭弘兵

IPC: G06F9/30

Abstract: 本发明公开了一种基于动态信用的零级指令循环缓冲预取方法。包括当检测到指令流中存在循环体时，判断循环体的循环方向；根据循环体的循环方向确定循环体的循环出口指令信息，并根据循环出口指令信息向一级指令缓存控制部件发送预取信用信息；当检测到输出指令到达循环体尾部时，判断循环体的行进方向，若循环体的行进方向为继续循环方向，则向一级指令缓存控制部件的预取信用管理部件发送启动预取信号。本发明还公开了一种基于动态信用的零级指令循环缓冲预取装置。本发明通过预取循环出口方向的指令，可以在零级指令循环缓存中的循环退出时，立即从零级指令缓存中继续提供出口方向的指令，避免零级指令缓存脱靶时带来的性能气泡。

公开(公告)号：CN110716887B

公开(公告)日：2021-08-10

申请号：CN201910857256.7

申请日：2019-09-11

Applicant: 无锡江南计算技术研究所

Inventor： 过锋 ,  陈芳园 ,  高红光 ,  吴珊 ,  赵冠一 ,  孙红辉 ,  陈正博

IPC: G06F12/0877

Abstract: 本发明包括下述步骤：S1、确定需要目标主存的主存数据行的地址信息，该地址信息由写暗示指令携带；S2、通过CPU向目标Cache发出写暗示指令，所述写暗示指令生成写暗示标记，并且将要携带的目标主存的主存数据行地址映射为目标Cache中的缓存行；S3、判断映射的目标Cache中对应的缓存行是否访问命中；S4、确定映射的目标Cache中对应的缓存行命中，则判断缓存行是否有效；S5、确定缓存行有效时，则将该缓存行淘汰回主存；S6、设置缓存行有效，并结束处理，后续对写暗示装入的缓存行进行访问时，按照正常的高速缓存访问方式进行。本发明通过在硬件高速缓存中直接占用缓存行，而不读取并装入对应的主存行，显著降低缓存行第一次访问主存的延迟。

公开(公告)号：CN110704343B

公开(公告)日：2021-01-05

申请号：CN201910852824.4

申请日：2019-09-10

Applicant: 无锡江南计算技术研究所

Inventor： 高剑刚 ,  施晶晶 ,  唐勇 ,  谢军 ,  张清波 ,  陈芳园 ,  陈庆强 ,  过锋

IPC: G06F13/28

Abstract: 本发明提供面向众核处理器访存和片内通信的数据传输方法与装置，属于计算机体系结构与处理器微结构领域。该面向众核处理器访存和片内通信的数据传输方法与装置包括如下步骤：S1：通道指令缓冲单元获取1或多个源核心处理器发出的通道指令；S2：从通道指令缓冲单元内抽取DMA通道指令或者RMA通道指令；S3：从DMA通道指令中解析DMA微访问，并将DMA微访问发送至内存，从RMA通道指令中解析RMA微访问发送至目标核心处理器中；S4：获取内存返回的应答或者目标核心处理器返回的应答后发起回答字操作。本发明减少了硬件逻辑开销，实现高效的实现片内数据复用，提升众核处理器的计算能力。

公开(公告)号：CN114217809B

公开(公告)日：2024-04-30

申请号：CN202110398338.7

申请日：2021-04-14

Applicant: 无锡江南计算技术研究所

Inventor： 何王全 ,  郑方 ,  王飞 ,  过锋 ,  吴伟 ,  陈芳园 ,  朱琪 ,  钱宏 ,  管茂林

IPC: G06F8/41

Abstract: 本发明公开一种无横向一致性的众核精简Cache协议实现方法，包括以下步骤：S1、对Cache行内数据更新情况进行分析，标记出被更新的数据；S2、如果Cache行内所有数据都没有被更新，或者Cache行内所有数据都被更新，跳转至S5，如果Cache行内只有部分数据被更新，跳转至S3；S3、当一个Cache行内的数据只有部分内容需要写回时，其他位掩码置0；S4、根据掩码粒度大小与置位情况，更新主存中对应掩码位为1的数据；S5、直接对Cache行进行写回操作。本发明有效解决共享主存Cache结构的假共享问题，还可以提高写回效率、有效降低处理器在Cache数据管理方面的硬件开销。

公开(公告)号：CN115269200A

公开(公告)日：2022-11-01

申请号：CN202210977978.8

申请日：2022-08-16

Applicant: 无锡江南计算技术研究所

Inventor： 吴铁彬 ,  唐勇 ,  陈芳园 ,  刘骁 ,  陈正博 ,  郝子宇

IPC: G06F9/50 ,  G06F16/23 ,  G06F3/06

Abstract: 本发明涉及计算机数据计算领域，具体处理器多核处理的加速方法。本发明是通过以下技术方案得以实现的：一种支持cache更新的一致性加速处理方法,包含如下步骤：S01、生产核心数据生产步骤；生产核心生产出批量数据；S02、完成通知即时发送步骤；所述生产核心给一致性串行点发送完成通知；S03、串行点取数据步骤；所述一致性串行点从所述生产核心处获得刚处理完的数据，且将数据转存到主存中，在转存结束之前，该生产核心不生产新的数据；S04、消费核心获得数据步骤。本发明的目的是提供一种支持cache更新的一致性加速处理方法，在保证cache一致性的基础上，解决一致性操作的延迟开销，避免生产核心的多任务竞争，减少数据处理的延迟，提升效率。