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公开(公告)号：CN115630598A
公开(公告)日：2023-01-20
申请号：CN202211348841.2
申请日：2022-10-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种支持不同封装形式的管脚复用方法和系统，包括以下过程，将不同的封装形式管脚复用进行分割，每种封装形式单独进行管脚复用控制管理，形成封装形式选择配置；将封装形式选择配置写到非易失性存储体中，通过读取非易失性存储体中的封装形式选择配置，通过封装形式选择配置来选择具体封装形式下的复用管脚。在不增加额外管脚的情况下，实现不同封装形式下管脚复用的快速切换，实现芯片不同封装形式下的有效管脚复用，降低用户使用复杂度。
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公开(公告)号：CN112036117A
公开(公告)日：2020-12-04
申请号：CN202010889797.0
申请日：2020-08-28
Applicant: 西安微电子技术研究所
IPC: G06F30/398 , G06F11/10
Abstract: 本发明公开了一种适用于多种位宽并行输入数据的CRC校验控制系统，AHB接口单元实现对AHB访问协议的解析；CRC计算单元对数据源进行CRC计算后，将CRC值进行输出；CRC预置值单元用于和CRC计算的结果进行比较；比较单元实现对校验值和预置值进行比对；计数单元实现对校验过程进行超时计数和对数据源进行计数，生成中断产生单元所需的条件；中断产生单元实现控制系统对外中断的产生。通过采用基于校验数据源选择最佳计算多项式的机制、数据并行校验机制以及中断控制处理机制等，实现对不同数据源采用不同多项式的快速并行校验，同时又能通过中断处理机制，提升控制系统工作的可靠性，解决了嵌入系统、SoC系统内数据可靠性问题。
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公开(公告)号：CN112035389A
公开(公告)日：2020-12-04
申请号：CN202010888401.0
申请日：2020-08-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种PLB-AXI总线转换桥及其工作方法，PLB从接口单元实现对PLB访问协议接口的划分，用于处理PLB接口信号；协议转换控制单元，实现PLB协议到AXI协议的完整转换；AXI主接口单元，实现对AXI访问协议接口的划分，用于处理AXI接口信号；寄存器单元，实现对协议转换控制单元内部工作状态信息的寄存，送至DCR接口；异常处理单元，实现对协议转换控制单元内部工作异常信息的处理，送至异常/中断接口。采用两级流水的协议快速转换策略和规避多访问拥塞的缓存策略，实现将PLB总线发起的访问命令转化为从设备所在的AXI总线访问命令，实现两种高速总线的协议通信，提升系统内通信效率，解决嵌入系统、SoC系统内高速PLB总线到AXI总线访问的高效、高可靠转换问题。
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公开(公告)号：CN110059036A
公开(公告)日：2019-07-26
申请号：CN201910299083.1
申请日：2019-04-15
Applicant: 西安微电子技术研究所
IPC: G06F13/16
Abstract: 本发明公开了一种存储体内部多异步接口访问控制装置及方法，包括端口自采样单元、同步处理单元、逻辑控制单元以及数据控制单元；端口自采样单元一端与多异步接口连接，另一端依次连接同步处理单元、逻辑控制单元、存储体以及数据控制单元，数据控制单元与多异步接口连接；逻辑控制单元包括译码转换逻辑单元和接口选择单元，译码转换逻辑单元的输入端和接口选择单元的第一输入端均连接同步处理单元，译码转换逻辑单元的输出端连接接口选择单元的第二输入端，接口选择单元的输出端连接存储体。可实现对多个功能、时序各异的异步接口进行精准高效控制，提升系统的扩展性和通用性。同时，本发明结构简单，控制灵活高效，易于移植扩展。
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公开(公告)号：CN113946368B
公开(公告)日：2024-04-30
申请号：CN202111275421.1
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明提供一种基于RISC‑V指令集的三级流水线架构，包括取指级模块、译码级模块、执行级模块和寄存器文件；将原来第二级流水，分成了第二级和第三级流水，使第二级流水逻辑降低，有利于主频的提升。本发明通过对当前指令的源、目的寄存器与流水线中目的寄存器进行相关性译码，控制到达后续执行级的指令流，如相关，停顿流水线，如无关，将译码级指令发送至执行级，保证乱序交付下，处理器功能执行的正确性。本发明的架构采用长周期指令并行执行、乱序交付的快速执行方式，允许load/store及除法等执行时间较长的长周期指令，在资源不冲突情况下，可以与ALU，以及其他长周期指令并行执行，加快处理器执行性能。
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Patent Agency Ranking
公开(公告)号：CN111913097B
公开(公告)日：2022-11-29
申请号：CN202010872819.2
申请日：2020-08-26
Applicant: 西安微电子技术研究所
IPC: G01R31/28
Abstract: 本发明公开了一种用于测试SoC功能的测试电路、测试方法和SoC，当测试模式控制寄存器配置SoC为测试模式时，管脚复用选择模块切换并行PROM复用管脚选择片外测试用并行PROM接口，此时：片内测试加载程序控制器用于通过片外测试用并行PROM接口加载SoC功能测试程序，并用于将加载的SoC功能测试程序搬运至片内存储器控制器中的片内SRAM；处理器用于执行片内SRAM中的SoC功能测试程序，进行SoC功能测试。本发明可在不增加SoC管脚数的情况下，实现测试程序并行加载，从而可在ATE测试机台上快速完成SoC功能测试，降低电路测试成本。
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公开(公告)号：CN114666179A
公开(公告)日：2022-06-24
申请号：CN202111275675.3
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种FlexRay总线纠偏值的计算方法，本发明能够对通道A、通道B以及通道A、B三种情况下的偏差值进行处理，计算该偏差值的rate纠偏值和offset纠偏值，并且均对计算进行了修正；本发明采用一种简单的方法，并结合递归的方法实现了容错中值算法；本发明的方法可以用于FPGA或者ASIC电路中。
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公开(公告)号：CN110008162B
公开(公告)日：2022-05-17
申请号：CN201910232887.X
申请日：2019-03-26
Applicant: 西安微电子技术研究所
IPC: G06F13/40
Abstract: 本发明的缓冲接口电路，包括通道一访问控制模块、通道二访问控制模块、通道选择寄存器、MUX单元、同步一模块、同步二模块、双端口缓冲区和外设访问缓冲区控制模块；通道一访问控制模块和通道二访问控制模块一端分别对应连接片内一级总线和片内二级总线，另一端通过MUX单元选择后与双端口缓冲区连接；通道一访问控制模块和通道二访问控制模块分别通过同步一模块和同步二模块与外设访问缓冲区控制模块进行控制信息交互；外设访问缓冲区控制模块的一端连接双端口缓冲区，另一端连接外设模块；实现片内多级总线和外设的高效率数据交互，在保证传输正确可靠的前提下提升性能和效率，有效的解决了内部多级总线主机和外设接口之间数据高效率传输的问题。
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公开(公告)号：CN109388344B
公开(公告)日：2022-02-11
申请号：CN201811151485.9
申请日：2018-09-29
Applicant: 西安微电子技术研究所
IPC: G06F3/06
Abstract: 本发明公开了一种基于带宽扩展交叉编址的双端口SRAM访问控制系统及方法，系统包括片内存储体、2个片选生成单元、交叉编址访问处理单元、数据对齐控制单元、数据拼接单元和容量可变缓存区，方法包括主机访问控制接口访问方法和多硬件访问控制接口的访问方法。通过片内存储体、数据对齐单元和交叉编址访问单元实现多块双端口SRAM同一时刻的并行访问节省了时间，实现了对片内存储体的紧致存储，达到了对存储空间最高效的利用，避免了同时访问冲突问题，最大化地保证了全系统的高效工作；同时，本发明设计结构简单清晰，控制灵活高效，多设备访问交叉编址通用性强，可变带宽访问便于移植，易于实施，可广泛应用于嵌入式系统芯片及专用集成电路中。
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公开(公告)号：CN113946479A
公开(公告)日：2022-01-18
申请号：CN202111275747.4
申请日：2021-10-29
Applicant: 西安微电子技术研究所
IPC: G06F11/22 , G06F11/263 , G06F30/34
Abstract: 本发明公开了一种基于RISC‑V调试协议的Trigger链长度限制结构及其方法，定义Trigger序列中Trigger数量为n，n≥1，将Trigger按顺序编号为1、2、…，n，Trigger链长度上限为m，1≤m≤n；定义D触发器Trigger_i_chain为编号i的Trigger的链配置信号寄存器，输出为链配置信号chain_i，表示Trigger是否与后继Trigger相链接，为高电平表示该Trigger与后继Trigger链接有效，为低电平表示Trigger与后继Trigger链接无效。本发明实现方法明确，逻辑简单，信号延迟低。
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