公开(公告)号：CN117856779A

公开(公告)日：2024-04-09

申请号：CN202410065069.6

申请日：2024-01-17

Applicant: 安徽大学

Inventor： 彭春雨 ,  李洋 ,  赵强 ,  郝礼才 ,  刘天翔 ,  卢文娟 ,  蔺智挺 ,  吴秀龙

IPC: H03K19/0185 ,  H03K19/20 ,  H03K19/003 ,  B64G1/66

Abstract: 本申请涉及一种抗辐射锁存器电路、电子设备和航空器，锁存器电路包括：存储模块；存储模块包括十个NMOS管和四个PMOS管以及六个存储节点。其中，第一存储节点、第二存储节点、第三存储节点、第四存储节点均由NMOS晶体管包围，形成N极性加固，使得第一存储节点、第二存储节点、第三存储节点、第四存储节点仅能产生“1‑0”和“0‑0”的负电压脉冲。第五存储节点、第六存储节点使用了源隔离技术，使得第五存储节点、第六存储节点上也仅能产生“1‑0”和“0‑0”的负电压脉冲，因此，本发明所使用的两种加固技术可以有效减少电路敏感节点数量，提高电路稳定性。当该电路应用于航空器时，可以解决现有航空器中的存储电路容易受到宇宙辐射环境影响的问题。

公开(公告)号：CN117497024A

公开(公告)日：2024-02-02

申请号：CN202311510207.9

申请日：2023-11-10

Applicant: 安徽大学

Inventor： 蔺智挺 ,  付杰 ,  张秋明 ,  黄震 ,  赵悦 ,  吴秀龙 ,  彭春雨 ,  赵强 ,  高珊 ,  卢文娟 ,  周永亮 ,  戴成虎 ,  郝礼才

IPC: G11C11/412 ,  G11C11/417 ,  G11C11/419

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种10T‑MOSFET‑SRAM单元、及基于该单元的运算电路结构。本发明公开了一种10T‑MOSFET‑SRAM单元，包括8个NMOS管N1～N8、2个PMOS管P1～P2。本发明的单元可以在实现常规的读写功能外，能够组成阵列结构的运算电路，并可以通过配置WL、BL、BLB、PT、A、B的信号来进行同一行数据的或、与非、异或运算，还可配置WL、BL、BLB、PT、AT、BT、A、B的信号以进行列寻址，从而增加了单元的功能；并且本发明在进行寻址时只需将PT连接SA，无需其他额外电路即可完成，可降低BCAM操作功耗以及延时。

公开(公告)号：CN117056277A

公开(公告)日：2023-11-14

申请号：CN202311050617.X

申请日：2023-08-18

Applicant: 安徽大学

Inventor： 蔺智挺 ,  李劲铮 ,  吴秀龙 ,  彭春雨 ,  刘玉 ,  戴成虎 ,  赵强 ,  卢文娟 ,  胡薇 ,  郝礼才 ,  周永亮 ,  李鑫

IPC: G06F15/78 ,  G06F7/544 ,  G11C11/413

Abstract: 本发明属于集成电路技术领域，具体涉及一种基于读写分离SRAM配置自适应扫描ADC的乘累加存内计算电路，以及对应的CIM芯片。该电路包括：存算阵列，行信号线、列信号线、模式控制电路、以及量化电路。其中，存算阵列由多个8TSRAM单元按阵列排布而成。行信号线包括WL、RWL和SW；列信号线包括BL、BLB和RBL。模式控制电路用于切换行信号线和列信号线的接入状态。模式控制电路包括行开关组和列开关组。行开关组用于调整RBL的接线端口。列开关组分别用于调整RWL的接线端口，SW的接地状态。以及RWL和SW连通状态。量化电路用于对逻辑运算的结果进行量化和输出。本发明的电路具备数据存储和MAC功能，并克服了传统方案在集成度、功耗和能效方面的不足。

公开(公告)号：CN116488635A

公开(公告)日：2023-07-25

申请号：CN202310479122.2

申请日：2023-04-28

Applicant: 安徽大学

Inventor： 赵强 ,  许鑫 ,  林涵宇 ,  张亚楠 ,  董汉文 ,  郝礼才 ,  戴成虎 ,  彭春雨 ,  吴秀龙 ,  蔺智挺

IPC: H03K19/094 ,  H03K19/003

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种屏蔽SET脉冲信号的反相器链电路，以及基于该种屏蔽SET脉冲信号的反相器链电路封装的模块。本发明基于三级反相器结构构建出反相器链，不仅具备反相器的基本功能，还通过合理的电路设计，使得该反相器链屏蔽SET脉冲信号的能力突出，可以屏蔽任意方向电压跳变，保证输出节点o3仍能以正确的逻辑状态进行输出。

公开(公告)号：CN116072184A

公开(公告)日：2023-05-05

申请号：CN202310136591.4

申请日：2023-02-10

Applicant: 安徽大学

Inventor： 赵强 ,  陈杰 ,  程伟 ,  李鹏飞 ,  许鑫 ,  吴秀龙 ,  郝礼才 ,  彭春雨 ,  蔺智挺

IPC: G11C11/41 ,  H10B10/00 ,  G11C11/412

Abstract: 本发明涉及模拟集成电路技术领域，更具体的，涉及一种利用极性加固技术的12T抗辐射SRAM单元，采用该种单元电路布局的模块、以及基于该种单元电路设计的抗辐射电路。本发明基于极性加固技术对存储节点Q、QB进行了NMOS管加固，只会产生负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得存储节点Q、QB有效避免发生翻转；同时外围节点S0、S1数据反馈保证了内部节点Q、QB可以在发生翻转后恢复至初始状态，从而使得单元在保证容限性能不掉队的情况，实现了抗辐照性能的提升，可实现部分双节点出现SEU也能恢复。

公开(公告)号：CN116052741A

公开(公告)日：2023-05-02

申请号：CN202310055641.6

申请日：2023-01-17

Applicant: 安徽大学

Inventor： 蔺智挺 ,  陈敏 ,  余克峰 ,  吴秀龙 ,  彭春雨 ,  李鑫 ,  郝礼才 ,  刘玉 ,  赵强 ,  卢文娟 ,  周永亮

IPC: G11C11/401 ,  G06F11/14

Abstract: 本发明属于集成电路技术领域，具体涉及一种非易失性3T1R1C存储电路、矫正电路、DRAM和存算电路。非易失性3T1R1C存储电路包括三个N型晶体管M0、M1、M2、一个称为R0的RRAM和一个电容C0；电路连接关系如下：M0、M1、M2的栅极分别作为控制端用于连接独立的字线WL_A、WL_B和WL_C；M0和M1的源极相连并连接在位线BL上；M1的漏极和M2的源极相连，并连接在C0的一端上，C0的另一端接地；M0和M2的漏极与R0的TE端相连，R0的BE端连接到字线SL。矫正电路用于解决3T1R1C存储电路数据恢复时的数据反相问题，DRAM和存算电路以3T1R1C存储电路为基本存储单元设计。本发明解决了DRAM断电丢数据，以及执行乘累加运算的精度易受到位线电压变化、驱动波动、器件不匹配等因素影响问题。

公开(公告)号：CN115050406B

公开(公告)日：2022-10-25

申请号：CN202210983745.9

申请日：2022-08-17

Applicant: 安徽大学

Inventor： 戴成虎 ,  郑好 ,  彭春雨 ,  杜园园 ,  高珊 ,  卢文娟 ,  赵强 ,  胡薇 ,  郝礼才 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC: G11C11/413 ,  G11C7/12 ,  G11C7/06 ,  G11C5/14

Abstract: 本发明属于集成电路技术领域，具体涉及一种SRAM存储器的位线泄漏电流补偿电路，集成位线泄漏电流补偿电路的功能模块，采用该功能模块的数据存储电路及其存储器。位线泄漏电流补偿电路用于连接在SRAM存储器中的存储阵列和灵敏放大器SA之间；存储阵列与两组位线对连接，两组位线对包括主位线对BL、BLB和辅助位线对BL1、BLB1。位线泄漏电流补偿电路包括四组PMOS管对：P0和P1、P2和P3、P4和P5、P6和P7，以及四个电容：C0、C1、C2、C3。本发明提供的存储器中包括存储阵列、位线对、位线泄漏电流补偿电路和灵敏放大器。其中存储阵列由8T SRAM存储单元构成。解决了现有SRAM存储器存在的因位线漏电流导致的数据读取错误，以及读操作延迟较高，数据读取速率不足的问题。

公开(公告)号：CN114822637B

公开(公告)日：2022-10-14

申请号：CN202210638677.2

申请日：2022-06-08

Applicant: 安徽大学

Inventor： 戴成虎 ,  杜园园 ,  高珊 ,  彭春雨 ,  赵强 ,  卢文娟 ,  郝礼才 ,  刘立 ,  蔺智挺 ,  吴秀龙 ,  黎轩 ,  郑好

IPC: G11C11/417

Abstract: 本发明涉及一种基于10T‑SRAM单元的电路结构、芯片及模块。10T‑SRAM单元包括NMOS晶体管N0~N7和PMOS晶体管P0~P1，P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。本发明能实现同一个周期读取两列数据，还能够同时进行横纵双向存内逻辑运算和BCAM数据搜索操作，并且保证了操作时数据独立性，提高了单元的抗干扰能力和计算效率。

公开(公告)号：CN115035931A

公开(公告)日：2022-09-09

申请号：CN202210564062.X

申请日：2022-05-23

Applicant: 安徽大学

Inventor： 戴成虎 ,  刘海涛 ,  彭春雨 ,  赵强 ,  卢文娟 ,  郝礼才 ,  刘立 ,  蔺智挺 ,  吴秀龙 ,  黎轩 ,  高珊

IPC: G11C11/418 ,  G11C11/419 ,  G11C11/412 ,  G06F7/575

Abstract: 本发明涉及一种基于8T‑SRAM单元的电路结构、芯片和模块。8T‑SRAM单元包括：NMOS晶体管N1～6；PMOS晶体管P1～2。P1、P2和N1、N2交叉耦合，对存储节点Q、QB的数据进行锁存，P1的源极与P2源极电连接到VDD，开启存储节点Q、QB节点对电源通路，N1的源极与N2的源极连接到VSS，开启存储节点Q、QB节点对地通路。存储节点Q与QB通过晶体管N4、N3分别与位线BL和BLB相连，晶体管N3、N4由字线WL控制，字线LCM、RCM通过晶体管N5、N6分别与位线SLB和SL相连，晶体管N5、N6分别由存储节点Q与QB控制。本发明能实现在存储器内部完成比较操作，提高搜索效率。

公开(公告)号：CN114496032A

公开(公告)日：2022-05-13

申请号：CN202210042707.3

申请日：2022-01-14

Applicant: 安徽大学

Inventor： 彭春雨 ,  徐鸿运 ,  赵强 ,  卢文娟 ,  高珊 ,  郝礼才 ,  吴秀龙 ,  蔺智挺 ,  陈军宁

IPC: G11C13/00

Abstract: 本发明公开了一种基于阻变式存储器实现高速逻辑运算的4T3R电路结构，包括RRAM1的底部电极与NMOS晶体管M1的漏极、NMOS晶体管M2的漏极电连接；M1的栅极与WLA电连接；M2的栅极与WLC电连接；NMOS晶体管M2的源极和NMOS晶体管M3的源极均与RRAM2的顶部电极电连接；NMOS晶体管M3的栅极与WLB电连接；RRAM3的底部电极与NMOS晶体管M4的漏极电连接；M4的栅极与WLS电连接；NMOS晶体管M1的源极、RRAM2的底部电极、NMOS晶体管M4的源极均与SL和电阻R1电连接，而电阻R1的另一端接地。本发明采用RRAM实现了在内存内计算中基本的逻辑运算，提高了电路的逻辑运算效率。