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公开(公告)号：CN119356639B
公开(公告)日：2025-03-11
申请号：CN202411920531.2
申请日：2024-12-25
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种带符号乘法电路、列级MAC电路、最大值寻找电路及芯片。带符号乘法电路包括数值运算单元和符号运算单元；数值运算单元由至少一个读写分离且具有读取双端口的SRAM单元构成。符号运算单元由三个与门和一个D触发器构成。符号位运算单元用于根据符号位的乘积将操作数的数值位传输到数值运算单元中，并完成数值位间的乘法运算。乘积结果最终体现在位线的放电状态上。利用多个带符号乘法电路可以构成列级MAC电路，将带符号乘法电路进行阵列化可以得到MAC结果的最大值寻找电路。本发明的最大值寻找电路可以解决了现有存内计算架构难以对带自注意力机制的神经网络运算任务进行加速的问题。
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公开(公告)号：CN118138013A
公开(公告)日：2024-06-04
申请号：CN202410249381.0
申请日：2024-03-05
Applicant: 安徽大学
Abstract: 本发明属于集成电路器领域，具体涉及一种源隔离与极性加固的抗双节点翻转自恢复的锁存器、模块及芯片。该锁存器包括锁存电路、反相电路和传输电路部分。反相电路用于生成时钟信号CLK的反相信号NCK及存储数据D的反相值DN。传输电路用于根据时钟信号调整锁存器的工作模式，并向存储节点输入数据。其中，锁存电路由9个PMOS晶体管P1～P9和9个NMOS晶体管N1～N9构成。形成6个存储节点：S0～S5；其中，S0、S3均被NMOS晶体管包围，形成极性加固；P1、P5和P9，P2和P6，P3和P7，P4和P8形成源隔离加固。该方案解决了现有的锁存器难以在抗节点翻转能力、功耗、面积开销、延迟指标达到较佳匹配的问题。
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公开(公告)号：CN117933328A
公开(公告)日：2024-04-26
申请号：CN202410110882.0
申请日：2024-01-26
Applicant: 安徽大学
IPC: G06N3/063 , G06N3/0464 , G06N20/00 , G06F15/173
Abstract: 本发明属于NPU领域，具体涉及一种适用于机器学习的硬件加速器及其对应的神经网络处理器芯片和计算机设备该硬件加速器包括：数据计算模块、数据存储模块、数据读写模块、数据分配模块和计算控制模块。数据计算模块内包含适用于的指定机器学习算法的所有算子。数据存储模块包括多个内部缓冲区。数据读写模块包含两个用于访问外部memory的DMA。数据分配模块用于根据获取的配置信息对特征图进行预处理；并在内外存储器间转移数据。计算控制模块用于根据网络配置与参数管理数据计算模块的运行。本发明的方案可以在计算机系统中提高处理机器学习算法类数据处理任务的运算效率；克服现有采用CPU或GPU的计算机在性能上的不足。
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公开(公告)号：CN117153218A
公开(公告)日：2023-12-01
申请号：CN202310968651.9
申请日：2023-08-02
Applicant: 安徽大学
IPC: G11C11/413 , G11C11/415 , G11C11/416
Abstract: 本发明涉及动态随机存取存储技术领域，具体涉及单bit权重产生单元、多bit权重产生单元、阵列组及计算宏。本发明的单bit权重产生单元包括n个标准6T‑SRAM单元和1个转置XNOR累加单元，将转置XNOR累加单元作为计算单元，并外接在标准6T‑SRAM上，进而实现多bit同或累加的推理和训练操作。本发明的多bit权重产生单元由4个单bit权重产生单元组成，阵列组由阵列分布的多bit权重产生单元组成、存内计算宏基于阵列组构建。本发明根据推理和训练操作的特点，制定了不同的量化方案，实现整合，对芯片资源进行有效的利用，解决了现有的推理‑训练芯片在推理操作时出现速度减慢、后向传播精确度降低的问题。
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公开(公告)号：CN116894174A
公开(公告)日：2023-10-17
申请号：CN202310863484.1
申请日：2023-07-14
Applicant: 安徽大学
IPC: G06F18/213 , G06F17/11
Abstract: 本发明涉及智能物联网信号处理技术领域，更具体的，涉及一种应用于智能物联网的特征提取及数据压缩方法、装置。本发明从原始采集信号中筛选出局部极值点，忽略掉非极值点的采样点，这样在处理高频率或长信号时可以进一步缩短处理后的数据长度，减少数据冗余。本发明通过异步脉冲序列转化，将局部极值点的信息打包成具有时间信息和空间信息异步脉冲，无需重新编码，避免了额外编码过程带来的时延和能耗。并且异步脉冲序列输入脉冲神经网络时可以实现异步的效果，避免脉冲间多个神经元等待的问题；异步脉冲序列可以减少计算量，并实现脉冲稀疏性。本发明解决了现有方法中存在冗余数据、能量消耗偏高的问题。
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Patent Agency Ranking
公开(公告)号：CN116614110A
公开(公告)日：2023-08-18
申请号：CN202310487411.7
申请日：2023-04-28
Applicant: 安徽大学
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种基于加固技术的抗四节点翻转latch锁存器电路，以及基于该抗四节点翻转latch锁存器电路封装的模块。本发明的存储节点X0、X3、X4、X7、X8、X11均由PMOS晶体管包围，形成极性加固，有效避免发生翻转。本发明使用了源隔离技术，使存储节点X1、X2、X5、X6、X9、X10也仅产生“1‑0”和“0‑0”的电压脉冲，可以有效减少电路敏感节点数量，提高了电路稳定性。本发明构建了多级输入的C单元部，可在多节点受到轰击时配合作用保证Q的正确输出。本发明的电路具备完全的抗SNU、DNU、TNU、QNU能力，并有较低的延迟、较低的功耗以及较小的面积。
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公开(公告)号：CN116434804A
公开(公告)日：2023-07-14
申请号：CN202310687758.6
申请日：2023-06-12
Applicant: 安徽大学
IPC: G11C11/419 , G11C16/10 , G11C16/26 , G06F11/14 , G11C7/10
Abstract: 本发明属于集成电路技术领域，具体涉及一种9T2M的nvSRAM单元、模式切换电路以及非易失性存储电路。nvSRAM单元包括PMOS管P1~P4，NMOS管N1~N5，以及磁隧穿结MTJ1和MTJ2，其中，P1、P2、N1、N2、N4、N5构成6T单元，其余构成NVM。NVM中，MTJ1正向接存储节点Q，反向接N3和P3的源极；MTJ2正向接存储节点QB，反向接N3和P4的源极。P3和P4的漏极接小电源VDD2；P3和P4的栅极接第一控制信号；N3的栅极接第二控制信号。模式切换电路包括两个反向器，两个与门，一个或门。本发明解决了现有电路无法在可靠性、高速性能和低功耗等指标方面实现平衡的问题。
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公开(公告)号：CN116386694A
公开(公告)日：2023-07-04
申请号：CN202310386475.8
申请日：2023-04-12
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417 , G11C5/06
Abstract: 本发明涉及一种基于极性加固的抗辐照锁存器的电路结构、芯片和模块。该电路结构包括。多输入C单元、传输门、两个SRAM单元和两个传输单元。第二SRAM单元与第一SRAM单元结构对称并交叉耦合，形成存储节点S0～S7。当WL为低电平时，内部数据通过多输入C单元连接到输出端口Q。当WL为高电平时，通过传输门的直接传输路径传输数据。存储节点S0、S3、S4、S7由D输入信号通过第一传输单元输入，存储节点S1、S2、S5、S6由DN输入信号通过第二传输三元输入。本发明采用传输门快速输入，降低了锁存器的传输延时与功耗，通过多输入C单元地将内部节点产生的电压波动屏蔽，不会造成Q信号的翻转，具有较高的抗SEU、DNU、TNU的能力。
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公开(公告)号：CN116340150A
公开(公告)日：2023-06-27
申请号：CN202310181903.3
申请日：2023-02-24
Applicant: 安徽大学
Abstract: 本发明设计集成电路设计领域，具体涉及一种基于UVM的可重用的寄存器性能交互验证系统及其应用。该验证系统应用于一个包含主机和从机的验证设备中。验证系统采用system verilog语言编写，并基于UVM库创建，运行于验证设备的主机中。从机与主机采用接口通信连接；从机为使用verilog或者system verilog语言编写的RTL设计方案。本发明提供的寄存器性能交互验证系统包括：配置模块、测试用例模块、激励序列库模块、验证层，以及事务级建模通信单元。该验证系统不用更改内部代码，只需要对主、从机之间的通信内容进行配置即可用于其它项目验证。因此，本发明可以解决现有芯片设计过程中，验证系统和工具在不同项目间无法重用导致的项目的仿真和验证成本较高的问题。
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公开(公告)号：CN115995251A
公开(公告)日：2023-04-21
申请号：CN202211658343.8
申请日：2022-12-22
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明涉及静态随机存储器技术领域，更具体的，涉及一种低功耗数据休眠可恢复的11T‑SRAM单元电路，以及采用该种电路布局的模块。本发明的11T‑SRAM单元电路中N1、N2、P4、P5构成反馈支路，利用存储节点QB点的存储数据，通过N2或P4，使N1或P5关闭，使本单元电路进入休眠状态。本发明利用电路本身的存储数据“0”或“1”，通过反馈支路使N1或者P5处于关闭状态，从而切断单元电路和VDD或GND之间的连接，使电路进入休眠状态，降低了存储单元的静态功耗；并且休眠后的数据可通过信号的调整，使存储节点Q、QB的电平恢复到原来状态，不会造成功能性错误。
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