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公开(公告)号:CN117497024A
公开(公告)日:2024-02-02
申请号:CN202311510207.9
申请日:2023-11-10
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417 , G11C11/419
Abstract: 本发明涉及集成电路设计技术领域,更具体的,涉及一种10T‑MOSFET‑SRAM单元、及基于该单元的运算电路结构。本发明公开了一种10T‑MOSFET‑SRAM单元,包括8个NMOS管N1~N8、2个PMOS管P1~P2。本发明的单元可以在实现常规的读写功能外,能够组成阵列结构的运算电路,并可以通过配置WL、BL、BLB、PT、A、B的信号来进行同一行数据的或、与非、异或运算,还可配置WL、BL、BLB、PT、AT、BT、A、B的信号以进行列寻址,从而增加了单元的功能;并且本发明在进行寻址时只需将PT连接SA,无需其他额外电路即可完成,可降低BCAM操作功耗以及延时。
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公开(公告)号:CN115995251A
公开(公告)日:2023-04-21
申请号:CN202211658343.8
申请日:2022-12-22
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明涉及静态随机存储器技术领域,更具体的,涉及一种低功耗数据休眠可恢复的11T‑SRAM单元电路,以及采用该种电路布局的模块。本发明的11T‑SRAM单元电路中N1、N2、P4、P5构成反馈支路,利用存储节点QB点的存储数据,通过N2或P4,使N1或P5关闭,使本单元电路进入休眠状态。本发明利用电路本身的存储数据“0”或“1”,通过反馈支路使N1或者P5处于关闭状态,从而切断单元电路和VDD或GND之间的连接,使电路进入休眠状态,降低了存储单元的静态功耗;并且休眠后的数据可通过信号的调整,使存储节点Q、QB的电平恢复到原来状态,不会造成功能性错误。
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