-
公开(公告)号：CN116741228A
公开(公告)日：2023-09-12
申请号：CN202310483229.4
申请日：2023-04-27
Applicant: 安徽大学
IPC: G11C11/4094 , G11C11/4096
Abstract: 本发明涉及一种14T抗辐照的SRAM存储单元及基于此的电路模块、结构和芯片。SRAM存储单元包括6个NMOS晶体管N1～N6和8个PMOS晶体管P1～P8。P1、P2、P5与P6作为上拉管，P3和P4作为下拉管，它们的状态分别由存储节点Q和QN控制。Q与QN通过N5与N6分别与位线BL和位线BLB电连接。冗余存储节点S0与S1通过P7与P8分别与位线BL和位线BLB电连接。本发明采用极性加固原理进行设计，保证了冗余存储节点S0、S1的稳定性，同时利用源隔离技术提升了存储节点Q、QB的稳定性。本发明的SRAM存储单元在写入数据的过程中，位线通过N5、N6、P7、P8同时向内部节点Q\QB与S0\S1写入数据，大大提高了单元的数据写入速度以及噪声容限，降低了存储单元的功耗。
-
Patent Agency Ranking
公开(公告)号：CN116318056A
公开(公告)日：2023-06-23
申请号：CN202310282319.7
申请日：2023-03-20
Applicant: 安徽大学
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种利用源隔离加固和极性加固的抗辐射Latch电路，以及基于该抗辐射Latch电路封装的模块。本发明的存储节点X1、X2、X5、X6均由NMOS晶体管包围，形成极性加固，使得X1、X2、X5、X6有效避免发生翻转。本发明使用了源隔离技术，使X0、X3、X4、X7节点上也仅产生“1‑0”和“0‑0”的电压脉冲，可以有效减少电路敏感节点数量，提高了电路稳定性。本发明构建了C单元，其结构简单还有良好的抗辐射能力，可在多节点受到轰击时配合作用保证Q的正确输出。本发明的抗辐射Latch电路具备完全的抗TNU、DNU、SNU能力，并有较低的延迟、较低的功耗以及较小的面积。
-
公开(公告)号：CN116243751A
公开(公告)日：2023-06-09
申请号：CN202310126692.3
申请日：2023-02-07
Applicant: 安徽大学
IPC: G05F1/56
Abstract: 本发明涉及模拟集成电路技术领域，更具体的，涉及一种共享BJT的带隙基准电路结构，以及采用该种电路结构布局的模块本发明通过电流镜复制两个不同比例的电流，并通过控制切换开关部转换不同支路，使同一个BJT晶体管在不同的通路导通下流过不同的电流，从而用单一的BJT晶体管替代传统的9个BJT晶体管的方式，一方面避免了传统的运放钳制端点电压过程中运放偏移带来的误差对于带隙基准电路的影响，另一方面，也减少了BJT晶体管的失配和占用面积过大的问题。
-
公开(公告)号：CN116072184A
公开(公告)日：2023-05-05
申请号：CN202310136591.4
申请日：2023-02-10
Applicant: 安徽大学
IPC: G11C11/41 , H10B10/00 , G11C11/412
Abstract: 本发明涉及模拟集成电路技术领域，更具体的，涉及一种利用极性加固技术的12T抗辐射SRAM单元，采用该种单元电路布局的模块、以及基于该种单元电路设计的抗辐射电路。本发明基于极性加固技术对存储节点Q、QB进行了NMOS管加固，只会产生负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得存储节点Q、QB有效避免发生翻转；同时外围节点S0、S1数据反馈保证了内部节点Q、QB可以在发生翻转后恢复至初始状态，从而使得单元在保证容限性能不掉队的情况，实现了抗辐照性能的提升，可实现部分双节点出现SEU也能恢复。
-
公开(公告)号：CN116417041A
公开(公告)日：2023-07-11
申请号：CN202310411108.9
申请日：2023-04-12
Applicant: 安徽大学
IPC: G11C11/412 , H10B10/00 , G11C11/419 , G11C7/10 , G11C7/12 , G11C7/18 , G11C8/08 , G11C8/14
Abstract: 本发明涉及一种基于极性加固的14T抗辐照SRAM单元、电路结构、芯片和模块。SRAM单元包括六个NMOS晶体管N1～N6和八个PMOS晶体管P1～P8。P1、P2、P3与P4作为上拉管，P5和P6作为下拉管，P5和P6的状态分别由存储节点Q和QN控制。P2和N2，P3和N3分别构成反相器，N1和N4分别下拉两个反相器并且交叉耦合。两个主存储节点Q与QN通过N5、N6分别与位线BL和BLB电连接。两个冗余存储节点S0与S1通过P7、P8分别与位线BL和BLB电连接。其中，N5、N6由字线WL控制，P7、P8由字线WLB控制。本发明的SRAM单元在写入的过程中，通过N5、P7和N6、P8同时向存储节点Q\S0与QN\S1写入数据，提高了写入的速度，降低了电路的功耗，同时采用极性加固技术，提高了SRAM单元的抗SEU能力。
-
公开(公告)号：CN116243751B
公开(公告)日：2025-04-25
申请号：CN202310126692.3
申请日：2023-02-07
Applicant: 安徽大学
IPC: G05F1/56
Abstract: 本发明涉及模拟集成电路技术领域，更具体的，涉及一种共享BJT的带隙基准电路结构，以及采用该种电路结构布局的模块本发明通过电流镜复制两个不同比例的电流，并通过控制切换开关部转换不同支路，使同一个BJT晶体管在不同的通路导通下流过不同的电流，从而用单一的BJT晶体管替代传统的9个BJT晶体管的方式，一方面避免了传统的运放钳制端点电压过程中运放偏移带来的误差对于带隙基准电路的影响，另一方面，也减少了BJT晶体管的失配和占用面积过大的问题。
-
-
-
-
-
Search Results
6
records
(took 0.021 seconds)
