-
公开(公告)号：CN118280408B
公开(公告)日：2024-08-23
申请号：CN202410706157.X
申请日：2024-06-03
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明属于静态随机存储器领域，具体涉及一种具有施密特结构的混合型14T‑SRAM单元及其对应的SRAM电路和存储芯片。14T‑SRAM单元由4个P型TFET晶体管，8个N型TFET晶体管，以及2个NMOS管构成。其中，本发明通过8个TFET晶体管构成施密特反相器，两个反相器构成存储单元中的锁存结构。由于锁存结构采用施密特反相器设计，可以提高单元的保持和读噪声容限。方案中采用了打断锁存结构的方式，提高了单元的写速度和写噪声容限；采用漏极电压始终不低于源极电压的NTFET作为传输控制管，消除TFET的正向偏置电流，降低电路的静态功耗。此外，本发明还对部分晶体管在单元内和阵列中进行复用，以提升电路集成度。
-
公开(公告)号：CN118280410B
公开(公告)日：2024-07-30
申请号：CN202410652070.9
申请日：2024-05-24
Applicant: 安徽大学
IPC: G11C11/419 , G06F15/78
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及10T1C‑SRAM存算单元、存算阵列、及存算电路。本发明公开了一种10T1C‑SRAM存算单元，包括6T‑SRAM部、XOR运算部。6T‑SRAM部为经典的6T‑SRAM。XOR运算部包括2个PMOS管P3~P4、2个NMOS管N5~N6、1个电容C0。在存内计算模式下，Q、A在XOR运算部进行XOR运算，运算结果通过C0充电到LCBL上。本发明提供的10T1C‑SRAM存算单元可以克服工艺失配对充电路径的影响，保证计算输出结果的准确性。本发明解决了现有XOR运算电路易受到工艺影响产生的放电波动而导致输出不能准确识别的问题。
-
公开(公告)号：CN117636945B
公开(公告)日：2024-04-09
申请号：CN202410109635.9
申请日：2024-01-26
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C11/407 , H03K19/21
Abstract: 本发明属于集成电路领域，具体涉及一种5bit带符号位的同或与同或累加运算电路、CIM电路。其具有数据存储和逻辑运算功能，该电路包括8T‑SRAM单元，以及由N1~N6，P1、P2构成的计算单元；N1的漏极接输出位线IBL1，N1的源极接N3的漏极；N2的漏极接输出位线IBL2，N2的源极接N4的漏极；P1的源极接输出位线CBL1，P1的漏极接N5的漏极；P2的源极接输出位线CBL2，P2、N6的漏极相连；N1、N2、P1和P2的栅极接运算节点FO；N3和N5的栅极接输入信号线INH；N4和N6的栅极接输入信号线INL；N3~N6的源极接地；本发明可以大幅提高神经网络中同或运算的数据处理效率。
-
公开(公告)号：CN108259033B
公开(公告)日：2024-01-30
申请号：CN201810299290.2
申请日：2018-04-04
Applicant: 安徽大学
IPC: H03K19/003
Abstract: 本发明公开了一种辐射加固的高性能DICE锁存器，在传统DICE锁存器基础上增加4个PMOS晶体管，利用源隔离技术来提高锁存器的抗多节点翻转的能力。相比MDICE锁存器结构，面积、延迟和功耗都有减少，尤其存储‘1’时延迟有很大地减小。相比其他加固结构，辐射加固的高性能DICE锁存器在提高抗多节点翻转能力的同时，对面积、延迟和功耗进行了一定的折中。
-
公开(公告)号：CN113472323B
公开(公告)日：2023-06-23
申请号：CN202110921437.9
申请日：2021-08-11
Applicant: 安徽大学 , 合肥海图微电子有限公司 , 合肥市微电子研究院有限公司
IPC: H03K3/3562 , H03K3/012
Abstract: 本发明公开了一种强锁存结构的D触发器电路，包括依次连接的四个逻辑输入反相器、强锁存电路、两个传输门，强锁存电路包括两个NMOS晶体管，四个PMOS晶体管，左侧部分的晶体管依次串联，右侧部分的晶体管同样依次串联，两侧部分构成强锁存结构；PMOS晶体管PM6栅极与Q节点相连，PMOS晶体管PM8栅极与Q非节点相连，相互构成负反馈回路；强锁存电路接收四个逻辑输入反相器给进来的方波信号，并保存在Q和Q非节点，每次转换能减少左侧或右侧部分的电流从VDD流入GND，从而大大减少动态泄漏。上述电路解决了传统锁存器泄露功耗和信号翻转的过程中短路功耗大的问题，降低了整个芯片设计的功耗。
-
Patent Agency Ranking
公开(公告)号：CN111883191B
公开(公告)日：2023-02-03
申请号：CN202010677211.4
申请日：2020-07-14
Applicant: 安徽大学
Abstract: 本发明公开了一种基于10T SRAM单元的存内逻辑运算及BCAM电路，10T SRAM单元配置两个解耦合读端口以及横纵双向字线，利用提出的10T SRAM解耦合独立端口进行存内计算和数据读取，保证了存储数据的独立性，提高了单元抗干扰能力。并且结构表现出很好的对称性特点，使存内逻辑运算和BCAM搜索可以实现横纵双向操作的优势。
-
公开(公告)号：CN111933194B
公开(公告)日：2022-11-01
申请号：CN202010902453.9
申请日：2020-09-01
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块，用于读取第一位线或第二位线上存储单元中的数据；控制模块，与放大模块电连接；其中，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的第一放大阶段，控制模块用于将放大模块配置为包括第一电流镜结构，并将第一电流镜结构的镜像端与第二位线连接；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的第一放大阶段，控制模块用于将放大模块配置为包括第二电流镜结构，并将第二电流镜结构的镜像端与第一位线连接。本公开可以提高存储器读取数据的准确性。
-
公开(公告)号：CN111863049B
公开(公告)日：2022-11-01
申请号：CN202010733096.8
申请日：2020-07-27
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块，用于读取位线或参考位线上存储单元的数据；第一开关模块，被配置为当灵敏放大器针对位线读第一状态且灵敏放大器处于放大阶段时，控制放大模块与参考位线断开；当灵敏放大器针对位线读第二状态且灵敏放大器处于放大阶段时，控制放大模块与参考位线连接。本公开可以减小灵敏放大器的功耗。
-
公开(公告)号：CN111863050B
公开(公告)日：2022-10-28
申请号：CN202010733140.5
申请日：2020-07-27
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块；偏移电压存储单元，与放大模块电连接；其中，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为包含电流镜结构，以将放大模块的偏移电压存储在偏移电压存储单元中。本公开可以实现灵敏放大器的偏移消除。
-
公开(公告)号：CN110995161B
公开(公告)日：2022-10-21
申请号：CN201911250609.3
申请日：2019-12-09
Applicant: 安徽大学
IPC: H03B5/24
Abstract: 本发明公开了一种频率可调的基于RC的环形振荡器电路，包括电压跟随器、6‑BIT电容阵列、电阻R1和R2、六个反相器，电压跟随器包括两个NMOS晶体管N6和N7、二极管D1、滤波电容C7和电阻R0，该电压跟随器与反相器阵列的VDD相连；六个反相器组成反相器阵列；6‑BIT电容阵列和电阻R1、R2串联形成RC网络，电阻R1的左端N点经过三个串联的反相器INV1、INV2、INV3到6‑BIT电容阵列左端G点形成一个回路，电阻R2和6‑BIT电容阵列的公共端M点经过另外三个串联的反相器INV4、INV5、INV0到电阻R1的左端N点形成另一个回路。该电路采用反相器构成环形电路，功耗极低且面积很小。
-
-
-
-
-
-
-
-
-
Search Results
227
records
(took 0.026 seconds)
