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公开(公告)号：CN119945334A
公开(公告)日：2025-05-06
申请号：CN202510035647.6
申请日：2025-01-09
Applicant: 安徽大学
Abstract: 本发明属于模拟电路领域，具体涉及一种面向需求的动态高增益放大电路及Pipeline SAR ADC。该电路包括一个输出增益可调的前端动态放大器以及一个CR‑CLS电路，CR‑CLS电路由CLS电容C7、C8，修调电容C9、C10，以及CMOS开关K25‑K38构成。其中，前端动态放大器和CR‑CLS电路中的CLS电容和修调电容在电路中的拓扑结构可以在积分‑估计和积分‑电平移位的模式切换过程进行动态调整和相互匹配，进而优化电路的最终输出的增益和摆幅。前端动态放大器的增益匹配优化了电路在先进工艺下的开环增益性能、闭环增益精度；CR‑CLS引入的修调电容则有效减小开关电容积分电路中的非理想因素，减小积分误差。
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公开(公告)号：CN119356639B
公开(公告)日：2025-03-11
申请号：CN202411920531.2
申请日：2024-12-25
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种带符号乘法电路、列级MAC电路、最大值寻找电路及芯片。带符号乘法电路包括数值运算单元和符号运算单元；数值运算单元由至少一个读写分离且具有读取双端口的SRAM单元构成。符号运算单元由三个与门和一个D触发器构成。符号位运算单元用于根据符号位的乘积将操作数的数值位传输到数值运算单元中，并完成数值位间的乘法运算。乘积结果最终体现在位线的放电状态上。利用多个带符号乘法电路可以构成列级MAC电路，将带符号乘法电路进行阵列化可以得到MAC结果的最大值寻找电路。本发明的最大值寻找电路可以解决了现有存内计算架构难以对带自注意力机制的神经网络运算任务进行加速的问题。
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公开(公告)号：CN118446268B
公开(公告)日：2024-09-24
申请号：CN202410904475.7
申请日：2024-07-08
Applicant: 安徽大学
IPC: G06N3/063 , G06N3/0495 , G11C11/413 , G11C5/06
Abstract: 本发明涉及集成电路技术领域，具体涉及基于6T‑SRAM的二值权重网络存内计算电路、模块。本发明提供了基于6T‑SRAM的二值权重网络存内计算电路，包括：存储部、关断控制部、存内计算部、全局位线部。本发明的存内计算电路相较于现有专利，采用了不同结构设计，一方面采用了MOS管数量更少的6T‑SRAM，另一方面对配套功能部的结构进行了重新设计，使得本发明的存内计算电路在整体功能不变的情况下减少了器件数量，从而降低了电路占用面积。本发明解决了现有专利提供的基于8T‑SRAM和电流镜的存内计算电路占用面积偏大的问题。
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公开(公告)号：CN118298872B
公开(公告)日：2024-08-16
申请号：CN202410719768.8
申请日：2024-06-05
Applicant: 安徽大学
IPC: G11C11/413 , G06F7/544 , G06F7/523
Abstract: 本发明属于集成电路技术领域，具体涉及一种输入权重比特位可配置的存内计算电路，以及对应的CIM芯片。该存内计算电路中包括：SRAM阵列、外围电路、关断控制模块、计算模块、传输控制模块、输入模块，以及输出模块。其中，SRAM阵列与外围电路配合能够实现SRAM电路的数据存储功能，而SRAM阵列配合其余各部分则可以实现多比特的带符号数和无符号数间的乘法运算。本发明中的计算单元和SRAM单元配合可以执行带符号数与单比特无符号数的乘法，通过挂载不同电容进行电荷分享又可以实现带符号数与多比特权重的乘法。电路工作原理与既有电路不同，并可以克服现有电路普遍存在的面积开销大，运算效率低、延迟和功耗较高的问题。
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公开(公告)号：CN118364871A
公开(公告)日：2024-07-19
申请号：CN202410354849.2
申请日：2024-03-27
Applicant: 安徽大学
IPC: G06N3/0464 , G06N3/042 , G06N3/084 , G06F18/214 , G06F18/22
Abstract: 本发明涉及神经网络技术领域，更具体的，涉及联合知识蒸馏与核相似性的CNN结构化稀疏方法及系统。本发明包括：获取样本数据集，并划分成训练集和测试集；使用样本数据集对原始CNN模型进行预训练，得到预训练后的CNN模型；基于预训练后的CNN模型，使用训练集进行多轮正式训练，直至模型的稀疏度和在测试集上的准确度达到最优平衡，即得到最终的轻量模型。本发明引入了知识蒸馏、并在其基础上对教师模型和学生模型进行了不同程度的稀疏化处理，而且稀疏化的损失函数增加了核相似性构建的函数项，可以在获得足够稀疏度模型的同时更好的保持住原有模型的准确度性能。本发明解决了现有的SSL法存在模型准确度与稀疏度不平衡的问题。
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Patent Agency Ranking
公开(公告)号：CN117789779B
公开(公告)日：2024-06-14
申请号：CN202311832360.3
申请日：2023-12-28
Applicant: 安徽大学
IPC: G11C7/06 , G11C7/08 , G11C11/419
Abstract: 本发明涉及灵敏放大器设计技术领域，更具体的，涉及基于锁存交叉耦合的自控制型SRAM灵敏放大器电路、模块。本发明包括：使能控制部、锁存耦合部、自控制输入部、预充电路部。本发明采用自控制输入部，根据Q、QB的电压变化，自适应控制目标位线的信号输入与非目标位线的信号关断，避免非目标位线对输出节点Q、QB产生影响，从而降低失调电压和放大延时。本发明采用锁存耦合部放大电压信号，避免了反相器级联的控制方式，从而规避了现有专利的振荡风险。本发明解决了现有锁存器型灵敏放大器存在偏大的失调电压、以及现有专利存在振荡风险的问题。
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公开(公告)号：CN118136069A
公开(公告)日：2024-06-04
申请号：CN202410332363.9
申请日：2024-03-18
Applicant: 安徽大学
Abstract: 本申请涉及一种TFET‑SRAM单元电路及其封装方法、阵列电路和电子设备，在单元电路中，锁存模块包括第一PTFET管、第二PTFET管、第一NTFET管和第二NTFET管，第一PTFET管的漏极、第一NTFET管的漏极、第二PTFET管的栅极和第二NTFET管的栅极相互连接并构成第一存储节点，第一PTFET管的栅极、第一NTFET管的栅极、第二PTFET管的漏极和第二NTFET管的漏极相互连接并构成第二存储节点；第一PTFET管的源极通过第一开关模块连接电源，第二PTFET管的源极连接电源，第一NTFET管通过第二开关模块连接地，第二NTFET管连接地，第一存储节点通过第一写入模块连接电源且通过第二写入模块连接地，第二存储节点连接读出模块。解决了TFET‑SRAM单元电路通常难以兼顾写入速度和功耗的问题。
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公开(公告)号：CN117789779A
公开(公告)日：2024-03-29
申请号：CN202311832360.3
申请日：2023-12-28
Applicant: 安徽大学
IPC: G11C7/06 , G11C7/08 , G11C11/419
Abstract: 本发明涉及灵敏放大器设计技术领域，更具体的，涉及基于锁存交叉耦合的自控制型SRAM灵敏放大器电路、模块。本发明包括：使能控制部、锁存耦合部、自控制输入部、预充电路部。本发明采用自控制输入部，根据Q、QB的电压变化，自适应控制目标位线的信号输入与非目标位线的信号关断，避免非目标位线对输出节点Q、QB产生影响，从而降低失调电压和放大延时。本发明采用锁存耦合部放大电压信号，避免了反相器级联的控制方式，从而规避了现有专利的振荡风险。本发明解决了现有锁存器型灵敏放大器存在偏大的失调电压、以及现有专利存在振荡风险的问题。
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公开(公告)号：CN117476074A
公开(公告)日：2024-01-30
申请号：CN202311826688.4
申请日：2023-12-28
Applicant: 安徽大学
IPC: G11C11/419
Abstract: 本发明涉及灵敏放大器设计技术领域，更具体的，涉及基于上交叉耦合的自控制型SRAM感应放大电路、模块。本发明包括：使能控制部、上交叉耦合部、自控制输入部、预充电路部。本发明避免了VDD到VSS间过多晶体管串联，节约了电压余度。本发明采用自控制输入部，根据Q、QB的电压变化，自适应控制目标位线的信号输入与非目标位线的信号关断，避免非目标位线对输出节点Q、QB产生影响，从而降低失调电压和放大延时。本发明采用上交叉耦合部放大电压信号，避免了反相器级联的控制方式，从而规避了现有专利的振荡风险。本发明解决了现有锁存型灵敏放大器存在失调电压干扰、以及现有专利存在振荡风险的问题。
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公开(公告)号：CN117153218A
公开(公告)日：2023-12-01
申请号：CN202310968651.9
申请日：2023-08-02
Applicant: 安徽大学
IPC: G11C11/413 , G11C11/415 , G11C11/416
Abstract: 本发明涉及动态随机存取存储技术领域，具体涉及单bit权重产生单元、多bit权重产生单元、阵列组及计算宏。本发明的单bit权重产生单元包括n个标准6T‑SRAM单元和1个转置XNOR累加单元，将转置XNOR累加单元作为计算单元，并外接在标准6T‑SRAM上，进而实现多bit同或累加的推理和训练操作。本发明的多bit权重产生单元由4个单bit权重产生单元组成，阵列组由阵列分布的多bit权重产生单元组成、存内计算宏基于阵列组构建。本发明根据推理和训练操作的特点，制定了不同的量化方案，实现整合，对芯片资源进行有效的利用，解决了现有的推理‑训练芯片在推理操作时出现速度减慢、后向传播精确度降低的问题。
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