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公开(公告)号：CN119382707B
公开(公告)日：2025-04-08
申请号：CN202411958365.5
申请日：2024-12-30
Applicant: 安徽大学
Abstract: 本发明涉及模拟数字转换电路设计技术领域，具体涉及一种输入稀疏性自适应ADC电路及模块。本发明公开了一种输入稀疏性自适应ADC电路，包括：稀疏性检测电路部、稀疏性控制电路部、时序产生电路部、SAR‑ADC主电路部。本发明增加了对输入阵列的稀疏性检测，并能够检测出的阵列输入稀疏度，自适应地减少比较周期、缩短量化时间，从而实现在精度不变的情况下减小功耗浪费、提高量化效率。本发明解决了现有ADC处理阵列输入时存在冗余比较过程的问题。
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公开(公告)号：CN119296609B
公开(公告)日：2025-03-07
申请号：CN202411832795.2
申请日：2024-12-13
Applicant: 安徽大学
IPC: G11C11/419 , G06N3/063 , G06F15/78
Abstract: 本申请涉及一种8T‑SRAM存算单元、存内计算阵列和存内计算电路，其中，该存内计算阵列包括：包括行分布的单元阵列和双极性计算单元，单元阵列包括行分布的多个8T‑SRAM存算单元，双极性计算单元包括第一反相器、第二反相器、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第一电容和第二电容，第一反相器的输出端连接第二反相器的输入端，第七NMOS管的栅极、漏极和源极分别连接第一反相器的输出端、第一电容的上极板和第八NMOS管的漏极，第九NMOS管的栅极、漏极和源极分别连接第二反相器的输出端、第二电容的上极板和第十NMOS管的漏极，第一电容和第二电容分别还连接第一计算位线和第二计算位线。
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公开(公告)号：CN119356640A
公开(公告)日：2025-01-24
申请号：CN202411918331.3
申请日：2024-12-25
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种随机计算的CIM电路及适于机器学习训练的MAC运算电路，该电路包括：存算阵列、随机量化电路、以及外围电路。其中，存算阵列采用具有数据存储和逻辑运算功能的SRAM阵列。随机量化电路包括随机电压生成器、孪生比较器阵列、随机累加电路和转码电路。随机电压生成器生成随机电压，孪生比较器阵列利用随机电压生成SRAM阵列输出的运算结果的随机比特流，随机累加电路根据各个随机比特流在随机域内实现乘积结果的累加；转码电路将最终结果的随机比特流转码为对应的数值。本发明还引入转置设计来实现更高效的全并行操作。本发明解决了现有各类采用全加器的CIM电路存在的面积效率较低和功耗较高的问题。
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公开(公告)号：CN117910424A
公开(公告)日：2024-04-19
申请号：CN202410317963.8
申请日：2024-03-20
Applicant: 安徽大学
IPC: G06F30/3953 , G06N3/063
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及时域存算单元、时域量化单元、及时域存内计算结构。本发明基于经典的6T‑SRAM子单元进行设计；6T‑SRAM子单元用于存储权重数据，通过字线INL、INM实现输入，通过多比特计算子单元实现存内计算，并将位线VCL、VCM、VCR的放电延时表征计算结果，实现存内计算的时域化。本发明通过非线性时序量化模块对计算结果的非线性量化，可以提高量化的适用范围，并提高使用效率。本发明解决了现有技术中电流域和电压域的存内运算电路的在性能和功耗上不能满足需求的问题。
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公开(公告)号：CN117807021A
公开(公告)日：2024-04-02
申请号：CN202410232127.X
申请日：2024-03-01
Applicant: 安徽大学
Abstract: 本申请涉及一种2T‑2MTJ存算单元和MRAM存内计算电路，其中，该2T‑2MTJ存算单元包括：第一NMOS管和第一磁隧道结，第一磁隧道结的正向端用于连接第一子位线，第一磁隧道结的反向端连接第一NMOS管的漏极，第一NMOS管的源极用于连接第一子源线；第二NMOS管和第二磁隧道结，第二磁隧道结的正向端用于连接第二子位线，第一磁隧道结的反向端连接第二NMOS管的漏极，第二NMOS管的源极用于连接第二子源线；其中，第一NMOS管和第二NMOS管的栅极用于连接同一存算字线。该2T‑2MTJ存算单元构成的存算阵列面积较小，能够实现高密度的存内计算。因此，解决了目前的基于静态随机存取存储器的存内计算电路中SRAM‑CIM阵列面积较大，其会阻碍CMOS技术下芯片计算密度提高的问题。
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Patent Agency Ranking
公开(公告)号：CN116206650B
公开(公告)日：2024-02-13
申请号：CN202310091912.3
申请日：2023-01-17
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/419 , G06F7/57 , G06N3/063
Abstract: 本发明涉及存内计算技术领域，更具体的，涉及一种8T‑SRAM单元，基于该种8T‑SRAM单元的运算电路，以及基于该种运算电路构建的运算芯片。本发明提供的8T‑SRAM单元用于构建进行同或累加运算的电路，相较于现有的8T1C节省了电容，相较于现有的10T、12T节省了若干晶体管，可实现节省面积，提高能效的效果。本发明提供的8T‑SRAM单元相较于传统6T‑SRAM单元，增加了N5、N6的栅极分别连接出存储节点Q、QB，在读操作、计算操作中关闭字线WL，利用位线RBL、RBLB及字线IN、INB进行读取和计算，不再用写入数据的N3、N4进行数据读取，具有读写分离的特性，避免了传统6T‑SRAM读干扰，提高了单元的稳定性，也能保证单元的精确度。
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公开(公告)号：CN117316237A
公开(公告)日：2023-12-29
申请号：CN202311635817.1
申请日：2023-12-01
Applicant: 安徽大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种时域8T1C‑SRAM存算单元、以及一种时序跟踪量化的存算电路和芯片。存算单元由2个PMOS管P1~P2，6个NMOS管N1~N6，以及一个电容C0构成；其中，N5、N6和C0构成用于实现单比特或多比特乘法的运算单元；其余元件构成6T‑SRAM单元；运算单元的电路连接关系为：N5的栅极连接在存储节点QB上，N5的源极通过一根源线CSL接电容C0的一端，C0的另一端接地；N5的漏极与N6的源极相连；N6的栅极接运算字线CWL；N6的漏极接全局位线CBL；本发明改善了现有电流域和电压域的存内运算电路在性能和能耗等指标上的不足。
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公开(公告)号：CN115811279B
公开(公告)日：2023-04-18
申请号：CN202310056204.6
申请日：2023-01-16
Applicant: 安徽大学
Abstract: 本发明空开了半导体存储器技术领域中的一种补偿位线失调电压的灵敏放大器及芯片与放大电路。灵敏放大器包括：10个NMOS晶体管N1~N10，2个PMOS晶体管P1~P2，1个电容C1。当位线BL为电荷共享位线，位线BLB为静态参考位线时，在偏移补偿阶段，导通，截止，在反向放大阶段，导通，截止。当位线BLB为电荷共享位线，位线BL为静态参考位线时，在偏移补偿阶段，导通，截止，在反向放大阶段，导通，截止。本发明在解决了由于失调电压引起的读取数据错误问题，在不同位线电容的情况下，本发明补偿位线失调电压能力最为突出，同时读速度快、功耗低。
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公开(公告)号：CN115547383B
公开(公告)日：2023-03-03
申请号：CN202211523695.2
申请日：2022-12-01
Applicant: 安徽大学
IPC: G11C11/16
Abstract: 本发明涉及一种存储电路及磁性随机存储器读关键电路。该存储电路包括存储模块和正反馈模块。存储模块由多个存储单元构成N×M的阵列形式。N、M分别代表行数和列数。正反馈模块由M个相同的正反馈单元构成。每行存储单元共享字线WL。每列存储单元共享位线BL、反位线BLB、源线SL、反源线SLB，并与一个正反馈单元相连。正反馈单元包括开关SW1~2和NMOS管M1~2。SW1的一端连接SL，另一端与M2的漏极相连，SW2的一端连接SLB，另一端与M1的漏极相连。M1的栅极接BL，M2的栅极接BLB，M1、M2的源极接地。本发明通过正反馈单元在MRAM读过程中对单元位线电压差进行钳制，提升读操作成功率。
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公开(公告)号：CN115691608A
公开(公告)日：2023-02-03
申请号：CN202211344085.6
申请日：2022-10-31
Applicant: 安徽大学
IPC: G11C11/408 , G11C11/4097 , G11C11/40 , G06F7/523 , G06F7/501
Abstract: 本发明涉及存内计算技术领域，特别是涉及一种存内计算电路、存内可回写乘法计算电路及芯片。该存内计算电路包括自上而下依次设置的权重层、计算层和第一存储层和第二存储层；权重层用于存储二进制权重；计算层用于将外部输入的二进制权重与权重层内存储的二进制权重进行乘法运算；第一存储层用于存储高四位运算结果；第二存储层用于存储低四位运算结果；存内计算电路执行乘法操作时，将输入信号线IN_B输入的四位权重与权重层存储的四位权重的乘法运算拆分成四周期的加法运算，并将运算结果存储至第一存储层和第二存储层内。本发明的电路把乘法从基于模拟域的运算引入到基于数字域的运算，并将运算结果回存，避免了模拟域乘法所遇到的问题。
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