公开(公告)号：CN109427577A

公开(公告)日：2019-03-05

申请号：CN201711278072.2

申请日：2017-12-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖显煌 ,  谢东衡 ,  杨宝如 ,  张永丰

IPC: H01L21/308 ,  H01L21/033 ,  H01L21/8234

Abstract: 本文公开了具有线端延伸部的集成电路布局的各种示例。在一个示例中，一种方法包括接收集成电路布局，该集成电路布局包括：在第一方向上平行延伸的第一组形状和第二组形状，其中，第一组形状的间距不同于第二组形状的间距。横向构件形状被插入到集成电路布局中，其在垂直于第一方向的第二方向上延伸，并且一组线端延伸部被插入到集成电路布局中，其从第一组形状和第二组形状中的每个形状延伸至横向构件形状。提供包括第一组形状、第二组形状、横向构件形状、和一组线端延伸部的集成电路布局用于制造集成电路。本申请的实施例还提供了形成集成电路的方法。

公开(公告)号：CN105514083B

公开(公告)日：2018-07-10

申请号：CN201510495878.1

申请日：2015-08-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢东衡 ,  庄惠中 ,  林仲德 ,  江庭玮 ,  王胜雄 ,  田丽钧

IPC: H01L23/522

CPC classification number: H01L27/0207 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/5283 ,  H01L23/5286 ,  H01L23/53271 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了一种集成电路，包括位于第一层级上的第一层。第一层包括一组第一线。每条第一线均具有长度和宽度。每条第一线的长度均大于宽度。集成电路也包括位于与第一层级不同的第二层级上的第二层。第二层包括一组第二线。每条第二线均具有长度和宽度。每条第二线的长度均大于宽度。集成电路还包括连接件，连接件被配置为将一组第一线中的至少一条第一线与一组第二线中的至少一条第二线连接。连接件具有长度和宽度。一组第二线具有在第一方向上测量的一组第二线中的线与线之间的间距。第一连接件的长度大于或等于该间距。

公开(公告)号：CN107017164A

公开(公告)日：2017-08-04

申请号：CN201611018351.0

申请日：2016-11-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄意君 ,  谢东衡 ,  杨宝如

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/417 ,  H01L29/78

Abstract: 本公开实施例提供一种半导体装置及其制造方法，该半导体装置包括鳍结构、第一栅极结构、第二栅极结构、源极/漏极区、源极/漏极接触、分隔物和接触源极/漏极接触的介层孔插塞和接触介层孔插塞的导线。鳍结构突出于隔绝绝缘层且以第一方向延伸。第一栅极结构和第二栅极结构，形成于鳍结构上方且以交叉于第一方向的第二方向延伸。源/漏极区设置于第一栅极结构和第二栅极结构之间。层间绝缘层设置于鳍结构、第一栅极结构、第二栅极结构和源/漏极区上方。源极/漏极接触层，设置于源/漏极区上。分隔物设置相邻于源极/漏极接触。第一栅极结构的末端、第二栅极结构的末端和源极/漏极接触的末端接触分隔物的相同面。

公开(公告)号：CN106158852A

公开(公告)日：2016-11-23

申请号：CN201510133500.7

申请日：2015-03-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢东衡 ,  庄惠中 ,  林仲德 ,  王胜雄 ,  江庭玮 ,  田丽钧 ,  蔡宗杰

IPC: H01L27/04 ,  H01L21/82

Abstract: 一种半导体器件包括：具有有源区的衬底、位于有源区上方的栅极结构、位于有源区上方并且电连接至有源区的下部导电层、以及位于下部导电层上方并且电连接至下部导电层的上部导电层。下部导电层与栅极结构至少部分地共高度。下部导电层包括相互间隔开的第一和第二导电区段。上部导电层包括与第一和第二导电区段重叠的第三导电区段。第三导电区段电连接至第一导电区段，并且与第二导电区段电隔离。本发明还涉及半导体器件的布局和制造方法。

公开(公告)号：CN105428352A

公开(公告)日：2016-03-23

申请号：CN201510573824.2

申请日：2015-09-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢东衡 ,  林仲德 ,  王胜雄 ,  庄惠中 ,  蔣敏雄 ,  江庭玮 ,  田丽钧

IPC: H01L27/02

CPC classification number: H01L21/82345 ,  G06F17/5072 ,  H01L21/3043 ,  H01L21/32139 ,  H01L21/823431 ,  H01L27/0207 ,  H01L27/11807 ,  H01L29/66545 ,  H01L29/66795

Abstract: 本发明公开了一种形成用于制造集成电路(IC)的布局设计的方法。该方法包括识别由布局设计的多个栅极结构布局图案的一个或多个片段占据的布局设计中的一个或多个区域；以及生成与识别的一个或多个区域重叠的布局图案组。多个栅极结构布局图案具有预定间距，预定间距小于预定光刻技术的空间分辨率。布局图案组的第一布局图案的宽度小于预定间距的两倍。本发明还涉及形成布局设计的方法。

公开(公告)号：CN104252555A

公开(公告)日：2014-12-31

申请号：CN201310439610.7

申请日：2013-09-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘如淦 ,  谢东衡 ,  蔡宗杰 ,  吴俊毅 ,  李亮峣 ,  丁至刚

IPC: G06F17/50 ,  H01L27/02

CPC classification number: H01L27/0207 ,  G06F17/5077 ,  H01L21/32139 ,  H01L21/76816 ,  H01L21/76877 ,  H01L21/76892 ,  H01L23/522 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53209 ,  H01L23/53271 ,  H01L2027/11875 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供的方法包括在布局中放置两条导线。在布局中的两条导线的至少一部分上方放置两条切割线。切割线表示两条导线的切割部分，且在制造工艺限制内切割线彼此间隔开。在布局中连接两条切割线。在物理集成电路中，使用两条连接的平行切割线在衬底上方图案化两条导线。两条导线具有导电性。本发明提供了一种导线结构以及一种计算机可读介质。

公开(公告)号：CN116230705A

公开(公告)日：2023-06-06

申请号：CN202210932319.2

申请日：2022-08-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王胜雄 ,  林俊言 ,  林彦宏 ,  侯元德 ,  谢东衡

IPC: H01L27/02 ,  H01L27/088 ,  H01L27/092 ,  H01L29/06

Abstract: 半导体结构包括：衬底；有源区域的第一列，位于衬底上方；有源区域的第二列，位于衬底上方；以及伪填充，从顶视图观察，伪填充设置在第一列和第二列之间。伪填充包括多个伪区域。多个伪区域的第一伪区域设置在有源区域的第一列中的第一有源区域和有源区域的第二列中的第二有源区域之间。从顶视图观察，描绘第一有源区域的边缘、第一伪区域的边缘和第二有源区域的边缘的外边界线包括至少两个基本90度的弯曲。第一有源区域和第二有源区域包括掺杂有相同掺杂剂的半导体材料。本发明的实施例还涉及集成电路布局。

公开(公告)号：CN115621246A

公开(公告)日：2023-01-17

申请号：CN202210905583.7

申请日：2022-07-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张敦仁 ,  谢东衡 ,  杨宝如

IPC: H01L23/525 ,  H01L23/532

Abstract: 本公开提供一种熔丝结构。熔丝结构包括第一晶体管和第二晶体管，该第一晶体管和该第二晶体管的每一个具有源极端子、漏极端子和栅极端子；第一源极/漏极接点，设置在第一晶体管的源极端子上；第二源极/漏极接点，设置在第二晶体管的漏极端子上；绝缘体，横向设置在第一源极/漏极接点和第二源极/漏极接点之间；源极/漏极接点导孔，设置在第一源极/漏极接点上；以及编程线，连接到源极/漏极接点导孔，其中绝缘体的宽度被设置成使得跨接在源极/漏极接点导孔和第二晶体管的漏极端子上所施加的编程电压能够击穿上述绝缘体。

公开(公告)号：CN115249654A

公开(公告)日：2022-10-28

申请号：CN202210650747.6

申请日：2022-06-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴少均 ,  张永丰 ,  谢东衡 ,  杨宝如

IPC: H01L21/8234

Abstract: 一种方法包括形成从基底突出的第一和第二半导体鳍部。第一和第二半导体鳍部各包括交替的通道层和非通道层的一堆叠。方法还包括在第一和第二半导体鳍部之间形成一介电头盔，在介电头盔上形成一虚置栅极堆叠，图案化虚置栅极堆叠以暴露出一部分的介电头盔，去除介电头盔的暴露部分，以及形成一金属栅极结构使得介电头盔的留下部分是分隔位于第一和第二半导体鳍部之间的金属栅极结构。方法还包括在金属栅极结构的一部分的上方形成一接触部件。此接触部件的一侧壁位于第一半导体鳍部或第二半导体鳍部之一者与介电头盔的留下部分之间。

公开(公告)号：CN108962735B

公开(公告)日：2020-12-22

申请号：CN201710905773.8

申请日：2017-09-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄意君 ,  杨宝如 ,  谢东衡

IPC: H01L21/28 ,  H01L29/423

Abstract: 本发明描述在栅极堆叠件中形成间隔件层以缓解时间依赖性介电击穿(TDDB)故障的示例性置换栅极工艺。例如，方法可以包括形成具有第一凹槽的部分制造的栅极结构。将间隔件层沉积至第一凹槽内并且用各向异性回蚀刻(EB)工艺蚀刻间隔件层以形成具有比第一凹槽更小孔径的第二凹槽。将金属填充层沉积至第二凹槽内。本发明的实施例还涉及时间依赖性介电击穿的缓解。