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公开(公告)号：CN110647009B
公开(公告)日：2022-10-21
申请号：CN201910566208.2
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/76 , G03F7/20 , H01L21/027
Abstract: 一种使用光罩的图案形成方法、光罩及其制造方法。用于制造半导体元件的光罩包含沿第一方向延伸的第一图案、沿第一方向延伸且对齐第一图案的第二图案、以及沿第一方向延伸的次解析度图案。次解析度图案设置于第一图案的端部与第二图案的端部之间。第一图案的宽度与第二图案的宽度彼此相等，并且第一图案与第二图案用于半导体元件内的各别电路元件。
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公开(公告)号：CN107145618B
公开(公告)日：2021-02-26
申请号：CN201710023966.0
申请日：2017-01-13
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/398 , G06F119/18
Abstract: 本发明的实施例公开了一种用于多重图案化技术的设计规则检查的方法，包括：确定是否存在表示集成电路(IC)的布局的多重图案化的图案的至少五个邻近的图案中的任意两个之间的每一个间隔都小于阈值间隔的冲突图形；以及如果存在冲突图形，则修改多重图案化的图案以排除由冲突图形表示的图案，以用于IC的制造。本发明的实施例还公开了一种用于多重图案化技术的设计规则检查的系统。
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公开(公告)号：CN110647009A
公开(公告)日：2020-01-03
申请号：CN201910566208.2
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/76 , G03F7/20 , H01L21/027
Abstract: 一种使用光罩的图案形成方法、光罩及其制造方法。用于制造半导体元件的光罩包含沿第一方向延伸的第一图案、沿第一方向延伸且对齐第一图案的第二图案、以及沿第一方向延伸的次解析度图案。次解析度图案设置于第一图案的端部与第二图案的端部之间。第一图案的宽度与第二图案的宽度彼此相等，并且第一图案与第二图案用于半导体元件内的各别电路元件。
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公开(公告)号：CN108875116A
公开(公告)日：2018-11-23
申请号：CN201810297849.8
申请日：2018-04-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072 , G06F2217/06
Abstract: 本发明阐述一种胞元放置的方法。所述方法包括从胞元库中撷取第一胞元及第二胞元，所述第一胞元及所述第二胞元各自包括与顶边界邻近的第一本地金属轨条及与底边界邻近的第二本地金属轨条。由处理器将第一胞元及第二胞元放置在布局区域中，所述布局区域包括第一类型的全局金属轨条及第二类型的全局金属轨条。第一类型的全局金属轨条中的每一者及第二类型的全局金属轨条中的每一者在布局区域中彼此交替。第一胞元的第一本地金属轨条及第二本地金属轨条分别与相邻的第一类型的第一全局金属轨和第二类型的第一全局金属轨条对齐。第二胞元的第一本地金属轨条及第二本地金属轨条分别与相邻的第一类型的第二全局金属轨和第二类型的第二全局金属轨条对齐。
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公开(公告)号：CN107689354A
公开(公告)日：2018-02-13
申请号：CN201710659548.0
申请日：2017-08-04
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L23/552 , H01L21/76895 , H01L23/50 , H01L23/522 , H01L23/5226 , H01L27/0207 , H01L23/481
Abstract: 本发明的实施例公开了一种集成电路IC结构，包括在驱动引脚层处且定向在驱动引脚方向上的多个驱动引脚。多金属段层阵列中的每层包括定向在层方向上的两个平行的金属段。最低层的层方向与驱动引脚方向垂直，并且每个附加层的层方向与直接位于该附加层下方的层的层方向垂直。IC结构还包括多个通孔阵列，每个通孔阵列包括两个通孔，这两个通孔设置在相应覆盖层的一个或多个金属段与以下一个或多个重叠的位置处：直接位于通孔阵列下方的层中的两个金属段和多个驱动引脚中。本发明的实施例还提供了一种形成集成电路结构的方法。
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Patent Agency Ranking
公开(公告)号：CN107026135A
公开(公告)日：2017-08-08
申请号：CN201611173659.2
申请日：2016-12-16
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L23/5283 , H01L21/76877 , H01L21/76895 , H01L23/5226 , H01L23/528 , H01L23/5286 , H01L23/481 , H01L21/4821 , H01L23/50
Abstract: 一种集成电路包括：第一脊柱，形成于所述集成电路的第一导电层上，所述第一脊柱在第一方向上伸展；第一多个肋，形成于所述集成电路的第二导电层上，所述第一多个肋在与所述第一方向正交的第二方向上彼此平行地伸展且与所述第一脊柱的相应部分交叠；第一多个层间孔，形成于所述第一导电层与所述第二导电层之间，所述多个层间孔中的每一者将所述第一多个肋中的相应肋在所述相应的交叠部分处电耦合至所述第一脊柱；以及多个信号线，形成于所述第二导电层上并在所述第二方向上彼此平行地伸展。
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公开(公告)号：CN103853874B
公开(公告)日：2017-08-08
申请号：CN201310656513.3
申请日：2013-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 一种方法包括开发电路原理图，该电路原理图包括多个单元。该方法还包括基于电路原理图生成多个单元的单元布置规则和基于单元布置规则开发多个单元的电路布局图。该方法还包括基于阈值电压对电路布局图的多个单元进行分组和将阈值电压一致的填充物插入电路布局图内。本发明还描述了实施该方法的系统。本发明还描述了通过该方法形成的布局。本发明还提供了形成具有不同阈值电压的单元的布局的方法、实现系统和形成的布局。
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公开(公告)号：CN102820280B
公开(公告)日：2016-03-23
申请号：CN201210005698.7
申请日：2012-01-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
CPC classification number: H01L21/7681 , H01L21/31144 , H01L21/76811 , H01L21/76813 , H01L21/76816 , H01L21/76877 , H01L23/522 , H01L23/5226 , H01L23/528 , H01L23/5283 , H01L2924/0002 , H01L2924/00
Abstract: 一种集成电路结构包括：半导体衬底，以及位于半导体衬底上方的第一金属层。第一金属层具有第一最小间距。第二金属层位于第一金属层上方。第二金属层具有小于第一最小间距的第二最小间距。本发明还提供了一种用于集成电路的非分层式金属层。
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公开(公告)号：CN104636530A
公开(公告)日：2015-05-20
申请号：CN201410045040.8
申请日：2014-02-07
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G03F1/70
Abstract: 本发明提供了用于设计半导体器件布局的系统和方法。例如，接收与半导体器件相关的包括多个目标部件的初始布局。确定将要插入初始布局内的一个或多个伪部件。至少部分地基于一个或多个掩模分配规则，将目标部件和伪部件分配至多个掩模。产生用于制造半导体器件的最终布局。
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公开(公告)号：CN113451303B
公开(公告)日：2023-12-26
申请号：CN202110179012.5
申请日：2021-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: IC结构包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管，位于衬底上；以及第一金属化层和第二金属化层，位于晶体管上方。第一金属化层具有多个第一金属线，多个第一金属线沿第一方向横向延伸并且具有在第二方向上测量的第一线宽度。第一金属线中的一个或多个是电连接第一晶体管和第二晶体管的第一网的一部分。第二金属化层具有多个第二金属线，多个第二金属线沿第二方向横向延伸并且具有在第一方向上测量并且小于第一线宽度的第二线宽度。第二金属线中的一个或多个是电连接第三晶体管和第四晶体管的第二网的一部分，并且第二网的总长度小于第一网的总长度。本申请的实施例还涉及形成IC结构的方法。
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