公开(公告)号：CN1323056A

公开(公告)日：2001-11-21

申请号：CN00133856.0

申请日：2000-08-31

Applicant: 株式会社东芝

Inventor： 佐藤力 ,  松尾美惠 ,  水岛一郎 ,  網岛祥隆 ,  高木信一

IPC: H01L21/00

CPC classification number: H01L27/10805 ,  B82Y20/00 ,  G02B6/122 ,  G02B6/1225 ,  G02B2006/12097 ,  H01L21/3247 ,  H01L21/7624 ,  H01L21/76283 ,  H01L21/76289 ,  H01L21/764 ,  H01L21/84 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/12 ,  H01L27/1203 ,  H01L29/0657 ,  H01L29/7842 ,  H01L29/78603 ,  H01L29/78639

Abstract: 在半导体衬底表面二维排列形成多个沟槽后,对半导体衬底实施热处理,将上述多个沟槽变为一个平板状空洞。

公开(公告)号：CN110197815A

公开(公告)日：2019-09-03

申请号：CN201810182302.3

申请日：2018-03-06

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 增子真吾 ,  藤村一夫 ,  高田贤治 ,  水岛一郎

IPC: H01L21/78

Abstract: 本发明的实施方式提供一种通过使侧面具有曲率而提高可靠性的半导体装置以及切割方法。实施方式的半导体装置具有至少一对侧面从上方朝向下方扩宽的弯曲形状，其具备硅基板、半导体层、以及下层。半导体层形成于上述硅基板的上表面。下层形成于上述硅基板的下表面，其侧面与上述硅基板的侧面连接。

公开(公告)号：CN1819215B

公开(公告)日：2010-06-09

申请号：CN200610000325.5

申请日：2004-01-17

Applicant: 株式会社东芝

Inventor： 永野元 ,  新田伸一 ,  山田敬 ,  佐藤力 ,  丹泽胜二郎 ,  水岛一郎

IPC: H01L27/12 ,  H01L21/84 ,  H01L21/762

CPC classification number: H01L21/84 ,  H01L21/76251 ,  H01L27/10829 ,  H01L27/10894 ,  H01L27/1203 ,  Y10S438/977

Abstract: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域，在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中，在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后，从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)中的任意位置为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分，其次，在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145，其次，有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111)，其次，在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。

公开(公告)号：CN1288277C

公开(公告)日：2006-12-06

申请号：CN02129077.6

申请日：2002-08-30

Applicant: 株式会社东芝

Inventor： 胜井修二 ,  田中正幸 ,  上村昌己 ,  赤堀浩史 ,  水岛一郎 ,  中尾隆 ,  山本明人 ,  齐田繁彦 ,  纲岛祥隆 ,  见方裕一

IPC: C23C16/44 ,  H01L21/306

CPC classification number: H04L12/66 ,  Y10S438/905

Abstract: 本发明提供一种干洗系统，包括：自动判定装置，根据包括半导体制造设备的累积膜种类信息、累积膜厚信息、批的到达预料时期信息、批的成膜预定膜厚信息、批的紧急度信息、批的后工序设备信息和附带设备动作信息的信息，按照由计算机决定的算法，对于对半导体晶片进行处理的设备、对处理预定的批最佳的设备、实施干洗的设备和维修附带设备的设备自动地进行判定；决定装置，以上述自动判定装置的自动判定为基础，对上述各个设备，进行对半导体晶片的处理的时期、对预定的批进行处理的时期、实施干洗的时期、维修附带设备的时期的决定；输出装置，按照上述决定装置对上述各个时期的决定，输出上述各个设备的下次的处理内容。

公开(公告)号：CN1282992C

公开(公告)日：2006-11-01

申请号：CN02802808.2

申请日：2002-08-29

Applicant: 株式会社东芝

Inventor： 水岛一郎

IPC: H01L21/205 ,  C23C16/44

CPC classification number: C23C16/4408 ,  C23C16/4405 ,  C23C16/4412 ,  Y10S438/905

Abstract: 半导体制造装置的净化方法，具备如下工序：腐蚀工序，用至少含有卤素的清洗气体腐蚀淀积到反应室(2)内的CVD淀积膜，所述反应室(2)构成用CVD法在半导体晶片(12)上进行了CVD膜成膜处理的半导体制造装置；净化工序，在用清洗气体腐蚀了上述CVD淀积膜之后，向上述反应室(2)内流入含氢气体净化残留在上述反应室(2)内的清洗气体。

公开(公告)号：CN1229853C

公开(公告)日：2005-11-30

申请号：CN02143261.9

申请日：2002-09-25

Applicant: 株式会社东芝

Inventor： 永野元 ,  山田敬 ,  佐藤力 ,  水岛一郎 ,  親松尚人

IPC: H01L21/00 ,  H01L21/302

CPC classification number: H01L27/1203 ,  H01L21/84

Abstract: 本发明提供了一种表面的晶体缺陷少，且具有在有SOI的结构的区域与没有SOI结构的区域之间没有段差的平坦表面的半导体装置用衬底的制造方法及半导体装置用衬底。该方法包括：掩模层形成步骤，借助绝缘层(22)，在与半导体衬底(12)绝缘的半导体层上形成被形成图案的掩模层(35、42)；沟槽形成步骤，依据掩模层的图案蚀刻半导体层，形成向上述绝缘层贯通的沟槽(54)；保护部形成步骤，蚀刻比绝缘层的厚度薄的堆积于半导体衬底上的保护层，形成包覆沟槽侧面的侧壁保护部(94)；蚀刻步骤，从沟槽的底面开始到半导体衬底蚀刻绝缘层；以及单晶体层形成步骤，从通过绝缘层的蚀刻露出的半导体衬底的表面开始生成单晶体层(52)。

公开(公告)号：CN1505157A

公开(公告)日：2004-06-16

申请号：CN200310115499.2

申请日：2003-11-26

Applicant: 株式会社东芝

Inventor： 古畑武夫 ,  水岛一郎 ,  关原章子 ,  岸田基也 ,  原田翼 ,  中尾隆

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L21/76847 ,  H01L21/76864 ,  H01L27/10867 ,  H01L29/945

Abstract: 本发明的目的是提供一种可靠地与沟槽内的第1导体和第2导体连接，满足高集成化以及细微化要求的半导体器件及其制造方法。解决方案是，半导体器件(100)具备：半导体基板(110)；被形成在半导体基板(110)上的沟槽(135)；被堆积在沟槽(135)内部比较下方的，在上面具有凹坑的第1导体层(150)；埋入第1导体层(135)的凹坑，由比第1导体层(135)熔点还低的导电性材料构成的埋入层(199)；在沟槽(135)内部被设置在埋入层(199)上的，与第1导体层(150)电连接的第2导体层(152)。

公开(公告)号：CN1473353A

公开(公告)日：2004-02-04

申请号：CN02802808.2

申请日：2002-08-29

Applicant: 株式会社东芝

Inventor： 水岛一郎

IPC: H01L21/205 ,  C23C16/44

CPC classification number: C23C16/4408 ,  C23C16/4405 ,  C23C16/4412 ,  Y10S438/905

Abstract: 半导体制造装置的净化方法，具备如下工序：腐蚀工序，用至少含有卤素的清洗气体腐蚀淀积到反应室(2)内的CVD淀积膜，所述反应室(2)构成用CVD法在半导体晶片(12)上进行了CVD膜成膜处理的半导体制造装置；净化工序，在用清洗气体腐蚀了上述CVD淀积膜之后，向上述反应室(2)内流入含氢气体净化残留在上述反应室(2)内的清洗气体。

公开(公告)号：CN1430266A

公开(公告)日：2003-07-16

申请号：CN02160875.X

申请日：2002-12-27

Applicant: 株式会社东芝

Inventor： 永野元 ,  山田敬 ,  佐藤力 ,  水岛一郎 ,  藤井修

IPC: H01L21/84

CPC classification number: H01L21/76264 ,  H01L21/76278 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/10894 ,  H01L27/1203

Abstract: 半导体器件包含：形成了埋入氧化物层的第一半导体区域；不存在所述埋入氧化物层的第二半导体区域；在所述第一半导体区域和所述第二半导体区域的交界，至少到达所述埋入氧化物层的深度形成的沟；埋入所述沟中的分离用绝缘物层。

公开(公告)号：CN1288717C

公开(公告)日：2006-12-06

申请号：CN200410029428.5

申请日：2004-03-17

Applicant: 株式会社东芝

Inventor： 永野元 ,  宫野清孝 ,  水岛一郎

IPC: H01L21/00

CPC classification number: H01L27/1203 ,  H01L21/76251 ,  H01L21/84

Abstract: 本发明提供具备SOI区具有对邻接的非SOI区(体区)的充分的吸杂能力，而且，体区(元件可形成区)未变窄的优质的部分SOI结构的半导体衬底。其解决方案是将半导体衬底11所具备的第1单晶硅层(3)的一个主面被覆起来地设置作为绝缘层的SiO2膜(4)。将单晶硅层(5)的未被SiO2膜(4)被覆起来的区域和与该区域邻接的SiO2膜(4)的边缘部被覆起来地部分地设置第2单晶硅层(5)。此外，在SiO2膜(4)上边设置作为非单晶硅层的多晶硅层(6)。多晶硅层(6)被设置为使得其与单晶硅层(5)之间的界面位于SiO2膜(4)的上方。