公开(公告)号：CN1449058A

公开(公告)日：2003-10-15

申请号：CN03108615.2

申请日：2003-03-31

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  山口好广 ,  川口雄介 ,  中村和敏 ,  安原纪夫 ,  松下宪一 ,  帆玉信一 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/26586 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66712 ,  H01L29/7809

Abstract: 本发明提供一种保持低导通阻抗仍能降低栅漏间容量的半导体器件。本发明的功率MOSFET(1)，具有：在n+型低阻抗半导体衬底(10)上形成的n－型高阻抗外延层(50)；在n－型高阻抗外延层(50)的表面部分选择地形成的p型基极层(14)；在p型基极层(14)的表面部分选择地形成的n+型源极层(16)；在n－型高阻抗外延层(50)的表面部分，在p型基极层(14)之间，选择地形成的具有比n－型高阻抗外延层(50)高的杂质浓度的Njfet层(40)；隔着栅极绝缘膜(22)形成的栅电极(24)；及源电极(20)和漏电极(12)；在该功率MOSFET(1)中，将夹着Njfet层(40)的p型基极层(14)被配置成相互接近，以便从这些基极层(14)控制耗尽。

公开(公告)号：CN1416178A

公开(公告)日：2003-05-07

申请号：CN02130376.2

申请日：2002-05-09

Applicant: 株式会社东芝

Inventor： 安原纪夫 ,  中村和敏 ,  川口雄介

IPC: H01L29/78

CPC classification number: H01L29/7835 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/1045 ,  H01L29/1087 ,  H01L29/4175 ,  H01L29/41766 ,  H01L29/4238

Abstract: 本发明的半导体器件包括：形成在半导体衬底表面上的第一导电型的半导体表层；第二导电型源极层；第二导电型漏极层；栅电极；元件侧连接部，与源极层邻接，电阻小于半导体表层，选择地形成在半导体表层上，不到达源极层和漏极层之间的沟道以及半导体衬底；接触侧连接部，与元件侧连接部邻接，电阻小于半导体表层，选择地形成在半导体表层，到达半导体衬底；连接源极层、元件侧连接部和所述接触侧连接部的源电极；位于半导体衬底背面的背面电极。

公开(公告)号：CN116805651A

公开(公告)日：2023-09-26

申请号：CN202211446144.0

申请日：2022-11-18

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 南川和生 ,  吉川大辉 ,  安原纪夫 ,  中村和敏

IPC: H01L29/41 ,  H01L29/739

Abstract: 实施方式提供半导体装置，能够降低接通时的损耗。实施方式的半导体装置具备第一电极、半导体部、第二电极、构造体和绝缘部。半导体部包含设于第一电极之上的p型的第一半导体区域、设于第一半导体区域之上的n型的第二半导体区域、设于第二半导体区域之上的p型的第三半导体区域和设于第三半导体区域之上的n型的第四半导体区域及p型的第五半导体区域。构造体包含栅极部和虚设部，栅极部包含至少一个栅极电极，虚设部包含至少两个虚设电极。栅极部和虚设部交替地配置。对于第二电极，施加第一电位。对于栅极电极，施加比第一电位高的第二电位。对于设于与栅极部相邻的位置的虚设电极，施加比第一电位高的第三电位。

公开(公告)号：CN103022094B

公开(公告)日：2016-02-24

申请号：CN201210070748.X

申请日：2012-03-16

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  西胁达也 ,  安原纪夫 ,  新井雅俊 ,  河野孝弘

IPC: H01L29/40 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L21/2255 ,  H01L21/26586 ,  H01L29/0696 ,  H01L29/0856 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/66734 ,  H01L29/861

Abstract: 一种半导体器件，具备第1导电型的半导体层；设置在所述半导体层上的第2导电型的基底区域；设置在所述基底区域上的第2导电型的第1接触区域；栅极电极，隔着栅极绝缘膜，设置在贯通所述第1接触区域和所述基底区域并到达所述半导体层的沟槽内；层间绝缘膜，设置在所述沟槽内、所述栅极电极之上，包含第1导电型的杂质元素；第1导电型的源极区域，设置在所述层间绝缘膜与所述第1接触区域之间，与所述层间绝缘膜的侧面相接，延伸到所述基底区域的内部；与所述半导体层电连接的第1主电极；和第2主电极，设置在所述层间绝缘膜上，连接于所述源极区域和所述第1接触区域。

公开(公告)号：CN104934485A

公开(公告)日：2015-09-23

申请号：CN201410449002.9

申请日：2014-09-04

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  三须伸一郎 ,  末代知子 ,  安原纪夫

IPC: H01L29/868

CPC classification number: H01L29/7395 ,  H01L29/0649 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/407 ,  H01L29/66136 ,  H01L29/7391 ,  H01L29/868

Abstract: 本发明提供一种恢复时间短并且恢复时的安全动作区域更广的半导体装置。实施方式的半导体装置包括：第一电极；第二电极；第一导电型的第一半导体区域，其设置在所述第一电极与所述第二电极之间，并且与所述第一电极接触；第二导电型的第二半导体区域，其设置在所述第一半导体区域与所述第二电极之间；绝缘区域，其从所述第二电极向所述第一半导体区域侧延伸；以及第一导电型的第三半导体区域，其设置在所述第二半导体区域与所述绝缘区域之间的至少一部分，并且与第一半导体区域接触。

公开(公告)号：CN103022094A

公开(公告)日：2013-04-03

申请号：CN201210070748.X

申请日：2012-03-16

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  西胁达也 ,  安原纪夫 ,  新井雅俊 ,  河野孝弘

IPC: H01L29/40 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L21/2255 ,  H01L21/26586 ,  H01L29/0696 ,  H01L29/0856 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/66734 ,  H01L29/861

Abstract: 一种半导体器件，具备第1导电型的半导体层；设置在所述半导体层上的第2导电型的基底区域；设置在所述基底区域上的第2导电型的第1接触区域；栅极电极，隔着栅极绝缘膜，设置在贯通所述第1接触区域和所述基底区域并到达所述半导体层的沟槽内；层间绝缘膜，设置在所述沟槽内、所述栅极电极之上，包含第1导电型的杂质元素；第1导电型的源极区域，设置在所述层间绝缘膜与所述第1接触区域之间，与所述层间绝缘膜的侧面相接，延伸到所述基底区域的内部；与所述半导体层电连接的第1主电极；和第2主电极，设置在所述层间绝缘膜上，连接于所述源极区域和所述第1接触区域。

公开(公告)号：CN102694022A

公开(公告)日：2012-09-26

申请号：CN201110251512.1

申请日：2011-08-29

Applicant: 株式会社东芝

Inventor： 铃木诚和子 ,  安原纪夫

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/66734

Abstract: 根据实施方式，半导体装置具备：第1导电型的漂移层；设置在所述漂移层之上的第2导电型的基底层；有选择地设置在所述基底层表面的第1导电型的源极层；栅极电极，隔着栅极绝缘膜，设置在贯通所述源极层和所述基底层并到达所述漂移层的沟槽内；场板电极，在所述沟槽内，隔着场板绝缘膜设置在所述栅极电极的下侧；电连接于所述漂移层的漏极电极；和电连接于所述源极层的源极电极。所述场板电极电连接于所述源极电极。所述基底层中包含的所述第1导电型的杂质浓度比所述漂移层中包含的所述第1导电型的杂质浓度低。所述漂移层中包含的所述第1导电型的杂质浓度为1×1016(atoms/cm3)以上。

公开(公告)号：CN1967875A

公开(公告)日：2007-05-23

申请号：CN200610149387.2

申请日：2006-11-16

Applicant: 株式会社东芝

Inventor： 远藤幸一 ,  佐藤久美子 ,  渡边君则 ,  安原纪夫 ,  末代知子 ,  川口雄介

IPC: H01L29/78

CPC classification number: H01L29/0847 ,  H01L29/0692 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/7835

Abstract: 在半导体衬底上隔着栅绝缘膜形成栅电极。以夹住该栅电极的方式在半导体衬底的表面上形成了扩散区。以电连接到扩散区上的方式在半导体衬底的表面上形成高电阻层，进而以电连接到该高电阻层上的方式在半导体衬底的表面上形成低电阻层，将漏电极连接到该低电阻层上。

公开(公告)号：CN115117162A

公开(公告)日：2022-09-27

申请号：CN202110835833.X

申请日：2021-07-23

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 安原纪夫 ,  岩鍜治阳子 ,  川口雄介 ,  吉川大辉 ,  松下宪一 ,  花形祥子 ,  末代知子 ,  系数裕子 ,  河村圭子

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 实施方式提供能够降低开关损耗的半导体装置及半导体电路。实施方式的半导体装置具备：半导体层，具有第一面及第二面、从第一面侧到第二面侧依次具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域和第二导电型的第四半导体区域，并具有第一面侧的第一沟槽和第二沟槽；第一沟槽之中的第一栅极电极；第一导电层，与第一沟槽之中的第一栅极电极与第二面之间的第一栅极电极分离；第二沟槽之中的第二栅极电极；第二沟槽之中的第二栅极电极和第二面之间的第二导电层；第一面侧的第一电极；第二面的第二电极；与第一栅极电极电连接的第一栅极电极焊盘；及与第二栅极电极电连接的第二栅极电极焊盘。

公开(公告)号：CN105990412B

公开(公告)日：2020-09-18

申请号：CN201510553388.2

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 末代知子 ,  安原纪夫 ,  小仓常雄

IPC: H01L29/739

Abstract: 实施方式的半导体装置具备：第1导电型的第1半导体区域；第2导电型的第2半导体区域，设置在所述第1半导体区域之上；第1导电型的第3半导体区域，设置在所述第2半导体区域之上；层间绝缘膜，设置在所述第2半导体区域之上及所述第3半导体区域之上；第1电极，设置在所述第1半导体区域之下；第2电极，设置在所述层间绝缘膜之上；多个第1接触区域，在所述层间绝缘膜内朝从所述第1电极朝向所述第2电极的第1方向延伸，将所述第3半导体区域与所述第2电极电连接；多个第2接触区域，在所述层间绝缘膜内朝所述第1方向延伸，设置在相邻的所述第1接触区域之间；以及第3电极，介隔第1绝缘膜而设置在所述第2半导体区域。