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公开(公告)号：CN118693140A
公开(公告)日：2024-09-24
申请号：CN202310899360.9
申请日：2023-07-21
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L29/861 , H01L29/10
Abstract: 本发明的实施方式涉及半导体装置。实施方式的半导体装置具有第一电极、第二电极、第一区域和第二区域。第一区域包含第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的多个第三半导体区域、栅极电极、导电部、第二导电型的第四半导体区域、第一导电型的第五半导体区域、以及第二导电型的第六半导体区域。栅极电极隔着栅极绝缘层与多个第三半导体区域中的一个面对。导电部隔着绝缘层与多个第三半导体区域中的另一个对置，并与第二电极电连接。第四半导体区域设置在多个第三半导体区域中的一个上。第六半导体区域设置在多个第三半导体区域的另一个上。第六半导体区域在第三方向上的长度比第四半导体区域在第三方向上的长度长。
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公开(公告)号：CN109509789A
公开(公告)日：2019-03-22
申请号：CN201810181594.9
申请日：2018-03-06
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L27/06
Abstract: 实施方式的半导体装置具备：第1二极管部，具有设于半导体层之中的第1阳极区域、第1阴极区域、漂移区域、沿第1方向延伸的第1沟槽、以及第1沟槽电极；第2二极管部，具有第2阳极区域、第2阴极区域、漂移区域、沿第1方向延伸的第2沟槽、以及第2沟槽电极，上述第2二极管部在第1方向上的宽度比第1二极管部在与第1方向正交的第2方向上的宽度大，上述第2二极管部在第1方向上与第1二极管部相邻地设置；以及第1IGBT部，具有第1发射极区域、第1集电极区域、漂移区域、第1基极区域、沿第1方向延伸的第3沟槽、以及第1栅极电极，该第1IGBT部在第2方向上与第1二极管部相邻地设置，并在第1方向上与第2二极管部相邻地设置。
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公开(公告)号：CN118693139A
公开(公告)日：2024-09-24
申请号：CN202310885169.9
申请日：2023-07-19
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L29/861
Abstract: 本发明的实施方式涉及半导体装置。该半导体装置具备第1电极、第2电极、第1区域和第2区域。第2电极与第1电极分离。第1区域包括第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅极电极、第2导电型的第4半导体区域、第1导电型的第5半导体区域和第1导电型的第6半导体区域。第5半导体区域设置在第3半导体区域的一部分与第4半导体区域之间。第5半导体区域在第2方向上与第2电极的一部分并排。第5半导体区域具有比第3半导体区域高的第1导电型的杂质浓度。第6半导体区域设置在第3半导体区域与第2电极的一部分之间。第6半导体区域具有比第3半导体区域高的第1导电型的杂质浓度。
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公开(公告)号：CN118693127A
公开(公告)日：2024-09-24
申请号：CN202310879591.3
申请日：2023-07-18
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/417 , H01L29/861 , H01L29/739 , H01L27/07
Abstract: 本发明的实施方式涉及半导体装置。实施方式的半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第二导电型的第三半导体区域和第二电极。第三半导体区域设置于第二半导体区域之上，具有比第二半导体区域高的第二导电型的杂质浓度。第二电极设置于第三半导体区域之上。第二电极包含第一部分和第二部分。第一部分设置于第二半导体区域中。第二部分位于第一部分之上。第二部分在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向上与第三半导体区域相接。第一部分的第二方向上的长度比第二部分的第二方向上的长度长。
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公开(公告)号：CN109509789B
公开(公告)日：2021-08-17
申请号：CN201810181594.9
申请日：2018-03-06
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L27/06
Abstract: 实施方式的半导体装置具备：第1二极管部，具有设于半导体层之中的第1阳极区域、第1阴极区域、漂移区域、沿第1方向延伸的第1沟槽、以及第1沟槽电极；第2二极管部，具有第2阳极区域、第2阴极区域、漂移区域、沿第1方向延伸的第2沟槽、以及第2沟槽电极，上述第2二极管部在第1方向上的宽度比第1二极管部在与第1方向正交的第2方向上的宽度大，上述第2二极管部在第1方向上与第1二极管部相邻地设置；以及第1IGBT部，具有第1发射极区域、第1集电极区域、漂移区域、第1基极区域、沿第1方向延伸的第3沟槽、以及第1栅极电极，该第1IGBT部在第2方向上与第1二极管部相邻地设置，并在第1方向上与第2二极管部相邻地设置。
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Patent Agency Ranking
公开(公告)号：CN110310990B
公开(公告)日：2022-05-24
申请号：CN201810844576.4
申请日：2018-07-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/08
Abstract: 本发明涉及的半导体装置具有第1电极、第1导电型的第1、第5、第8半导体区域、第2半导体区域、第2导电型的第3、第4、第6、第7、第9半导体区域、栅极电极、及第2电极。第1至第4半导体区域设在第1电极之上。第3半导体区域设在第1半导体区域与第2半导体区域之间，具有比第2半导体区域高的第2导电型的杂质浓度。第4半导体区域在第2方向上与第1及第3半导体区域并列。第9半导体区域设在第6及第7半导体区域的周围，位于第2半导体区域之上，具有比第6半导体区域及第7半导体区域各自高的第2导电型的杂质浓度。第2电极与第6至第9半导体区域电连接。
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公开(公告)号：CN110310990A
公开(公告)日：2019-10-08
申请号：CN201810844576.4
申请日：2018-07-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/08
Abstract: 本发明涉及的半导体装置具有第1电极、第1导电型的第1、第5、第8半导体区域、第2半导体区域、第2导电型的第3、第4、第6、第7、第9半导体区域、栅极电极、及第2电极。第1至第4半导体区域设在第1电极之上。第3半导体区域设在第1半导体区域与第2半导体区域之间，具有比第2半导体区域高的第2导电型的杂质浓度。第4半导体区域在第2方向上与第1及第3半导体区域并列。第9半导体区域设在第6及第7半导体区域的周围，位于第2半导体区域之上，具有比第6半导体区域及第7半导体区域各自高的第2导电型的杂质浓度。第2电极与第6至第9半导体区域电连接。
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公开(公告)号：CN119730354A
公开(公告)日：2025-03-28
申请号：CN202311668534.7
申请日：2023-12-06
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 中村和敏
Abstract: 本发明的实施方式涉及半导体装置。实施方式的半导体装置具有晶体管区域和二极管区域，晶体管区域包含：半导体层中的第一导电型的第一半导体区域；第一半导体区域之上的第二导电型的第二半导体区域；第二半导体区域之上的第一导电型的第三半导体区域；第三半导体区域之上的在第一方向上交替地配置的第二导电型的第四半导体区域以及第一导电型的第五半导体区域；第三半导体区域与第四半导体区域之间的第一导电型杂质浓度比第三半导体区域高、且比第五半导体区域低的第一导电型的第六半导体区域；与第六半导体区域分隔的第一沟槽；第一沟槽中的栅极电极；第一电极，具有第一部分，第一部分的底面与第三半导体区域接触，第一部分的侧面与第四、第五以及第六半导体区域接触；以及第二电极。
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公开(公告)号：CN116805651A
公开(公告)日：2023-09-26
申请号：CN202211446144.0
申请日：2022-11-18
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/41 , H01L29/739
Abstract: 实施方式提供半导体装置，能够降低接通时的损耗。实施方式的半导体装置具备第一电极、半导体部、第二电极、构造体和绝缘部。半导体部包含设于第一电极之上的p型的第一半导体区域、设于第一半导体区域之上的n型的第二半导体区域、设于第二半导体区域之上的p型的第三半导体区域和设于第三半导体区域之上的n型的第四半导体区域及p型的第五半导体区域。构造体包含栅极部和虚设部，栅极部包含至少一个栅极电极，虚设部包含至少两个虚设电极。栅极部和虚设部交替地配置。对于第二电极，施加第一电位。对于栅极电极，施加比第一电位高的第二电位。对于设于与栅极部相邻的位置的虚设电极，施加比第一电位高的第三电位。
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公开(公告)号：CN111668313A
公开(公告)日：2020-09-15
申请号：CN201910675634.X
申请日：2019-07-25
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/861 , H01L29/06
Abstract: 一种半导体装置，具备半导体部和设置在上述半导体部的表面上的电极。上述半导体部包含第一层和设置在上述第一层与上述电极之间的第二层。上述第二层具有在沿着上述表面的方向上排列的第一区域以及第二区域。上述第一区域具有与上述电极接触的表面，上述第二区域包含浓度比上述第一区域中的上述表面的第二导电型杂质浓度低的第二导电型杂质。上述第二层在上述第二区域的第一位置具有第二导电型杂质的第一浓度，且上述第一位置与上述电极之间的第二位置处的第二导电型杂质的第二浓度比上述第一浓度低。
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