公开(公告)号：CN118676205A

公开(公告)日：2024-09-20

申请号：CN202310772407.5

申请日：2023-06-28

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 永野博文 ,  佐藤久美子

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/40

Abstract: 实施方式提供能够抑制半导体装置的厚度并且实现高耐压的半导体装置及功率变换装置。本实施方式的半导体装置具备第1区域、第2区域、第3区域和栅极区域。第1区域是在半导体基板的一方的主面侧的表面层形成的第1导电型。第2区域是在表面层的与第1区域不同的区域形成的第2导电型。第3区域形成在表面层的第1区域与第2区域之间，具有规定的杂质浓度分布。栅极区域隔着栅极氧化物层形成在第3区域的一端。第3区域具有与栅极区域的位置相应的杂质浓度分布的第1变更区域。

公开(公告)号：CN1967875A

公开(公告)日：2007-05-23

申请号：CN200610149387.2

申请日：2006-11-16

Applicant: 株式会社东芝

Inventor： 远藤幸一 ,  佐藤久美子 ,  渡边君则 ,  安原纪夫 ,  末代知子 ,  川口雄介

IPC: H01L29/78

CPC classification number: H01L29/0847 ,  H01L29/0692 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/7835

Abstract: 在半导体衬底上隔着栅绝缘膜形成栅电极。以夹住该栅电极的方式在半导体衬底的表面上形成了扩散区。以电连接到扩散区上的方式在半导体衬底的表面上形成高电阻层，进而以电连接到该高电阻层上的方式在半导体衬底的表面上形成低电阻层，将漏电极连接到该低电阻层上。

公开(公告)号：CN116130519A

公开(公告)日：2023-05-16

申请号：CN202210936095.2

申请日：2022-08-05

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 佐藤久美子

IPC: H01L29/78 ,  H01L29/06

Abstract: 半导体装置具备半导体部、第一绝缘膜和第二绝缘膜。半导体部设于第一绝缘膜上。第二绝缘膜填充于从半导体部的上表面至第一绝缘膜的槽的内部，包围半导体部。半导体部包含第一导电型的第一半导体层、第二导电型的第二半导体层、第二导电型的第三半导体层和第一导电型的第四半导体层。第一半导体层沿第一绝缘膜延伸，第二至第四半导体层在第一半导体层上排列。第四半导体层设于第二半导体层与第三半导体层之间。第一至第三接触区域分别设于第二至第四半导体层上。第四半导体层包含比第一半导体层的第一导电型杂质的浓度高浓度的第一导电型杂质。在半导体部的上表面，从第一及第二接触区域至第二绝缘膜的距离比从第三接触区域至第二绝缘膜的距离短。

公开(公告)号：CN100527440C

公开(公告)日：2009-08-12

申请号：CN200610149387.2

申请日：2006-11-16

Applicant: 株式会社东芝

Inventor： 远藤幸一 ,  佐藤久美子 ,  渡边君则 ,  安原纪夫 ,  末代知子 ,  川口雄介

IPC: H01L29/78

CPC classification number: H01L29/0847 ,  H01L29/0692 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/7835

Abstract: 在半导体衬底上隔着栅绝缘膜形成栅电极。以夹住该栅电极的方式在半导体衬底的表面上形成了扩散区。以电连接到扩散区上的方式在半导体衬底的表面上形成高电阻层，进而以电连接到该高电阻层上的方式在半导体衬底的表面上形成低电阻层，将漏电极连接到该低电阻层上。