公开(公告)号：CN115117162A

公开(公告)日：2022-09-27

申请号：CN202110835833.X

申请日：2021-07-23

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 安原纪夫 ,  岩鍜治阳子 ,  川口雄介 ,  吉川大辉 ,  松下宪一 ,  花形祥子 ,  末代知子 ,  系数裕子 ,  河村圭子

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 实施方式提供能够降低开关损耗的半导体装置及半导体电路。实施方式的半导体装置具备：半导体层，具有第一面及第二面、从第一面侧到第二面侧依次具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域和第二导电型的第四半导体区域，并具有第一面侧的第一沟槽和第二沟槽；第一沟槽之中的第一栅极电极；第一导电层，与第一沟槽之中的第一栅极电极与第二面之间的第一栅极电极分离；第二沟槽之中的第二栅极电极；第二沟槽之中的第二栅极电极和第二面之间的第二导电层；第一面侧的第一电极；第二面的第二电极；与第一栅极电极电连接的第一栅极电极焊盘；及与第二栅极电极电连接的第二栅极电极焊盘。

公开(公告)号：CN115117169A

公开(公告)日：2022-09-27

申请号：CN202110861494.2

申请日：2021-07-29

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 松下宪一 ,  安原纪夫

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/40

Abstract: 实施方式的半导体装置设定有单元区域和终端区域，并具备：第一电极；半导体部，设置在第一电极上的半导体部；绝缘膜，在终端区域中设置在半导体部上；多个第二电极，设置在绝缘膜上，当从上方观察时在从半导体部的中心朝向外周的第一方向排列并相互分离；第一浮动电极，设置在绝缘膜中，当从上方观察时与多个第二电极中的相邻的一对第二电极的间隙重叠，并隔着绝缘膜与一对第二电极中的一方对置；以及第二浮动电极，以与第一浮动电极分离的方式设置在绝缘膜中，当从上方观察时在间隙内与第一浮动电极重叠，与第一浮动电极重叠的部分位于在第一浮动电极中与间隙重叠的部分的下方，并隔着绝缘膜与一对第二电极中的另一方对置。

公开(公告)号：CN109524396A

公开(公告)日：2019-03-26

申请号：CN201810186983.0

申请日：2018-03-07

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 松下宪一

IPC: H01L27/06 ,  H01L29/739

Abstract: 实施方式提供能够提高间隔型IGBT的特性的半导体装置。实施方式的半导体装置具备具有第1面和第2面的半导体层、发射极电极、集电极电极、在与第1面大致平行的第1方向上延伸的沟槽栅极电极、在第1方向上延伸的虚拟沟槽栅极电极、p基极区域、发射极区域、n基极区域、集电极区域、沟槽栅极电极、沟槽栅极绝缘膜、虚拟沟槽栅极电极、虚拟沟槽栅极绝缘膜、连接于沟槽栅极电极以及虚拟沟槽栅极电极的第1栅极焊盘电极、连接在第1栅极焊盘电极与沟槽栅极电极之间的第1电阻、以及连接在第1栅极焊盘电极与虚拟沟槽栅极电极之间的第2电阻，沟槽栅极电极的CR时间常数小于虚拟沟槽栅极电极的CR时间常数。

公开(公告)号：CN112447833B

公开(公告)日：2024-06-04

申请号：CN202010060997.5

申请日：2020-01-19

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 松下宪一

IPC: H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/06 ,  H01L29/41

Abstract: 实施方式提供能够提高可靠性的半导体装置。实施方式的半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第1环状区域、第2导电型的第2环状区域、第2电极、第3电极、第1导电层、以及半绝缘层。第1环状区域设置在第2半导体区域与第3半导体区域之间，包围第2半导体区域。第2环状区域设置在第1环状区域与第3半导体区域之间，包围第1环状区域。第1导电层隔着绝缘层设置在第1环状区域之上、第2环状区域之上、以及位于第1环状区域与第2环状区域之间的第1半导体区域的第1区域之上，包围第2电极。半绝缘层与第2电极、第1导电层、以及第3电极相接。

公开(公告)号：CN115939167A

公开(公告)日：2023-04-07

申请号：CN202210139931.4

申请日：2022-02-16

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 松下宪一 ,  北川光彦

IPC: H01L29/06 ,  H01L27/07

Abstract: 本发明提供一种半导体装置，能够减少损失。实施方式的半导体装置具备：第1电极；第1半导体层，设置在二极管区域，包括在沿着第1电极的上表面的第1方向上交替地排列的第1导电形的多个第1半导体部分以及第2导电形的多个第2半导体部分；上述第2导电形的第2半导体层，设置在IGBT区域；以及上述第1导电形的第3半导体层，设置在上述第1半导体层上，在从上述第1电极朝向上述第1半导体层的第2方向上杂质浓度成为最大的第1位置，与第3位置相同或者比上述第3位置靠下方，该第3位置是在上述第2方向上从上述第1电极的上表面分离了上述第1半导体部分的杂质浓度成为最大的第2位置与下端之间的距离的3倍长度的位置。

公开(公告)号：CN114171575A

公开(公告)日：2022-03-11

申请号：CN202110022129.2

申请日：2021-01-08

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 松下宪一 ,  大黑达也

IPC: H01L29/06 ,  H01L29/739 ,  H01L29/861

Abstract: 实施方式提供一种可靠性高的半导体装置。实施方式的半导体装置具备半导体部分、终端绝缘膜、第一保护膜、第二电极、终端电极、第一绝缘膜、以及第二保护膜。所述半导体部分设于所述第一电极上。所述终端绝缘膜设于所述半导体部分上。所述第一保护膜设于所述终端绝缘膜上，包含硅以及氮。所述第二电极设于单元区域的所述半导体部分上。所述终端电极设于所述第一保护膜上，并与所述半导体部分连接。所述第一绝缘膜设于所述第一保护膜上，并配置于所述第二电极与所述终端电极之间。所述第一绝缘膜的上部配置于所述第二电极以及所述终端电极之上。所述第二保护膜覆盖所述第一绝缘膜上，包含硅以及氮。

公开(公告)号：CN110911479A

公开(公告)日：2020-03-24

申请号：CN201811450374.8

申请日：2018-11-30

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 松下宪一

IPC: H01L29/739 ,  H01L29/868 ,  H01L29/40 ,  H01L29/06

Abstract: 实施方式提供一种耐压较高的半导体装置。实施方式的半导体装置具备：第1导电型的半导体基板，具有第1面和第2面；第2导电型的第1半导体区域，设置在第1面中；第2导电型的第2半导体区域，在第1面中，在第1半导体区域的周围以将第1半导体区域包围的方式设置；第2导电型的第3半导体区域，在第1面中，在第2半导体区域内以将第1半导体区域包围的方式设置，第2导电型杂质浓度比第2半导体区域高；第1绝缘膜，在第2半导体区域之上以将第1半导体区域包围的方式设置，在第3半导体区域之上具有孔；以及第1电极，设置在第1绝缘膜之上，经由孔与第3半导体区域电气地连接。

公开(公告)号：CN110911479B

公开(公告)日：2023-11-24

申请号：CN201811450374.8

申请日：2018-11-30

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 松下宪一

IPC: H01L29/739 ,  H01L29/868 ,  H01L29/40 ,  H01L29/06

Abstract: 实施方式提供一种耐压较高的半导体装置。实施方式的半导体装置具备：第1导电型的半导体基板，具有第1面和第2面；第2导电型的第1半导体区域，设置在第1面中；第2导电型的第2半导体区域，在第1面中，在第1半导体区域的周围以将第1半导体区域包围的方式设置；第2导电型的第3半导体区域，在第1面中，在第2半导体区域内以将第1半导体区域包围的方式设置，第2导电型杂质浓度比第2半导体区域高；第1绝缘膜，在第2半导体区域之上以将第1半导体区域包围的方式设置，在第3半导体区域之上具有孔；以及第1电极，设置在第1绝缘膜之上，经由孔与第3半导体区域电气地连接。

公开(公告)号：CN116845084A

公开(公告)日：2023-10-03

申请号：CN202210942194.1

申请日：2022-08-08

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 松下宪一

IPC: H01L29/06 ,  H01L29/41 ,  H01L29/739 ,  H01L27/082

Abstract: 实施方式提供能够抑制末端区域中的电流的半导体装置。实施方式所涉及的半导体装置包含第1～2电极、第1～4半导体区域、导电部。第1半导体区域设置于第1电极之上。第2半导体区域设置于第1半导体区域之上。第3半导体区域设置于第2半导体区域之上。第2电极设置于第2～3半导体区域之上。导电部包含第1～2导电区域。第1导电区域隔着绝缘膜而与第1半导体区域、第2～3半导体区域对置。第2导电区域配置于第2电极的周围。第4半导体区域设置于第2半导体区域的周围，与第2半导体区域电连接。第4半导体区域具有横向上的端部，该端部与第1半导体区域相接。端部的至少一部分在沿着第1方向的方向上位于比第2导电区域靠第1电极侧。

公开(公告)号：CN109524396B

公开(公告)日：2023-05-12

申请号：CN201810186983.0

申请日：2018-03-07

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 松下宪一

IPC: H01L27/06 ,  H01L29/739

Abstract: 实施方式提供能够提高间隔型IGBT的特性的半导体装置。实施方式的半导体装置具备具有第1面和第2面的半导体层、发射极电极、集电极电极、在与第1面大致平行的第1方向上延伸的沟槽栅极电极、在第1方向上延伸的虚拟沟槽栅极电极、p基极区域、发射极区域、n基极区域、集电极区域、沟槽栅极电极、沟槽栅极绝缘膜、虚拟沟槽栅极电极、虚拟沟槽栅极绝缘膜、连接于沟槽栅极电极以及虚拟沟槽栅极电极的第1栅极焊盘电极、连接在第1栅极焊盘电极与沟槽栅极电极之间的第1电阻、以及连接在第1栅极焊盘电极与虚拟沟槽栅极电极之间的第2电阻，沟槽栅极电极的CR时间常数小于虚拟沟槽栅极电极的CR时间常数。