公开(公告)号：CN108417549B

公开(公告)日：2021-09-24

申请号：CN201710659413.4

申请日：2017-08-04

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  野中裕子 ,  五郎丸麻美 ,  仲敏行 ,  安原纪夫

IPC: H01L23/48 ,  H01L23/488 ,  H01L29/41 ,  H01L29/739

Abstract: 实施方式的半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的多个第2半导体区域、第2导电型的第3半导体区域、第1导电型的第4半导体区域、第2导电型的第5半导体区域、栅极电极和第2电极。上述第1半导体区域具有多个第1部分和多个第1突出部。多个第1部分沿着第1方向和与第1方向垂直的第2方向排列。多个第1突出部分别从多个第1部分突出。第1半导体区域设在第1电极之上。多个第2半导体区域相互隔开间隔而设在除了多个第1部分及多个第1突出部以外的第1半导体区域中。

公开(公告)号：CN105990456B

公开(公告)日：2019-12-20

申请号：CN201510556172.1

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  堀阳一 ,  山下敦子

IPC: H01L29/872 ,  H01L21/329 ,  H01L29/06 ,  H01L29/24

Abstract: 本发明的实施方式提供一种能够提高特性的半导体装置及其制造方法。实施方式的半导体装置包括：n型SiC衬底；n型SiC层，设置在SiC衬底上，具有第一表面，且n型杂质浓度比SiC衬底低；多个p型第一SiC区域，设置在SiC层的第一表面；多个p型第二SiC区域，设置在第一SiC区域的各者中，且p型杂质浓度比第一SiC区域高；多个硅化物层，设置在第二SiC区域的各者上，在第二SiC区域的相反侧具有第二表面，且SiC衬底到第二表面的距离与SiC衬底到第一表面的距离的差量为0.2μm以下；第一电极，与SiC层及硅化物层相接地进行设置；以及第二电极，与SiC衬底相接地进行设置。

公开(公告)号：CN105990456A

公开(公告)日：2016-10-05

申请号：CN201510556172.1

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  堀阳一 ,  山下敦子

IPC: H01L29/872 ,  H01L21/329 ,  H01L29/06 ,  H01L29/24

Abstract: 本发明的实施方式提供一种能够提高特性的半导体装置及其制造方法。实施方式的半导体装置包括：n型SiC衬底；n型SiC层，设置在SiC衬底上，具有第一表面，且n型杂质浓度比SiC衬底低；多个p型第一SiC区域，设置在SiC层的第一表面；多个p型第二SiC区域，设置在第一SiC区域的各者中，且p型杂质浓度比第一SiC区域高；多个硅化物层，设置在第二SiC区域的各者上，在第二SiC区域的相反侧具有第二表面，且SiC衬底到第二表面的距离与SiC衬底到第一表面的距离的差量为0.2μm以下；第一电极，与SiC层及硅化物层相接地进行设置；以及第二电极，与SiC衬底相接地进行设置。

公开(公告)号：CN108417549A

公开(公告)日：2018-08-17

申请号：CN201710659413.4

申请日：2017-08-04

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  野中裕子 ,  五郎丸麻美 ,  仲敏行 ,  安原纪夫

IPC: H01L23/48 ,  H01L23/488 ,  H01L29/41 ,  H01L29/739

CPC classification number: H01L27/0635 ,  H01L29/0696 ,  H01L29/0821 ,  H01L29/083 ,  H01L29/0834 ,  H01L29/7397 ,  H01L29/8611

Abstract: 实施方式的半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的多个第2半导体区域、第2导电型的第3半导体区域、第1导电型的第4半导体区域、第2导电型的第5半导体区域、栅极电极和第2电极。上述第1半导体区域具有多个第1部分和多个第1突出部。多个第1部分沿着第1方向和与第1方向垂直的第2方向排列。多个第1突出部分别从多个第1部分突出。第1半导体区域设在第1电极之上。多个第2半导体区域相互隔开间隔而设在除了多个第1部分及多个第1突出部以外的第1半导体区域中。

公开(公告)号：CN102694034B

公开(公告)日：2015-01-07

申请号：CN201110301089.1

申请日：2011-08-31

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  新井雅俊 ,  铃木诚和子

IPC: H01L29/872 ,  H01L29/06 ,  H01L29/36

CPC classification number: H01L29/7813 ,  H01L29/0619 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/456 ,  H01L29/47 ,  H01L29/66143 ,  H01L29/7806 ,  H01L29/872 ,  H01L29/8725

Abstract: 本发明提供—种半导体装置，其具有：第一导电型的半导体层、多个第一沟槽、绝缘层、导电层、第一半导体扩散层、及阳极电极。半导体层，形成于半导体基板上，且具有比第一杂质浓度小的第二杂质浓度；多个第一沟槽，以从半导体层的上表面向下方延伸的方式形成于半导体层中；导电层，以隔着绝缘层埋入第一沟槽的方式形成，且从半导体层的上表面向下方延伸到第一位置；第一半导体扩散层，从位于多个第一沟槽之间的半导体层的上表面起而到达第二位置，且具有比第二杂质浓度小的第三杂质浓度；阳极电极，与第一半导体扩散层进行肖特基接合。从半导体层的上表面到第二位置的长度为从半导体层的上表面到第一位置的长度的1/2以下。

公开(公告)号：CN102790078A

公开(公告)日：2012-11-21

申请号：CN201210059960.6

申请日：2012-03-08

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  新井雅俊 ,  铃木诚和子 ,  松田正

IPC: H01L29/417 ,  H01L29/872 ,  H01L21/28 ,  H01L21/329

CPC classification number: H01L29/66136 ,  H01L29/0623 ,  H01L29/0692 ,  H01L29/66143 ,  H01L29/861 ,  H01L29/868 ,  H01L29/872 ,  H01L29/8725

Abstract: 实施方式的半导体装置包括第1半导体区域、第1电极、第2半导体区域和第2电极。第1半导体区域是包含第1部分和第2部分的第1导电型的半导体区域，所述第1部分具有第1主表面，所述第2部分在第1主表面上沿着和第1主表面正交的第1方向而延伸存在。第1电极包含第3部分，该第3部分是和第2部分对置而设的金属区域。第1电极设为和第1半导体区域分离。第2半导体区域设于第2部分和第3部分之间。第2半导体区域包含杂质浓度低于第1半导体区域的第1浓度区域。第2半导体区域和第3部分实现肖特基结。第2半导体区域为第1导电型的半导体区域。第2电极设于和第1部分的第1主表面相反一侧。第2电极和第1部分相互导通。

公开(公告)号：CN102694034A

公开(公告)日：2012-09-26

申请号：CN201110301089.1

申请日：2011-08-31

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  新井雅俊 ,  铃木诚和子

IPC: H01L29/872 ,  H01L29/06 ,  H01L29/36

CPC classification number: H01L29/7813 ,  H01L29/0619 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/456 ,  H01L29/47 ,  H01L29/66143 ,  H01L29/7806 ,  H01L29/872 ,  H01L29/8725

Abstract: 本发明提供—种半导体装置，其具有：第一导电型的半导体层、多个第一沟槽、绝缘层、导电层、第一半导体扩散层、及阳极电极。半导体层，形成于半导体基板上，且具有比第一杂质浓度小的第二杂质浓度；多个第一沟槽，以从半导体层的上表面向下方延伸的方式形成于半导体层中；导电层，以隔着绝缘层埋入第一沟槽的方式形成，且从半导体层的上表面向下方延伸到第一位置；第一半导体扩散层，从位于多个第一沟槽之间的半导体层的上表面起而到达第二位置，且具有比第二杂质浓度小的第三杂质浓度；阳极电极，与第一半导体扩散层进行肖特基接合。从半导体层的上表面到第二位置的长度为从半导体层的上表面到第一位置的长度的1/2以下。

公开(公告)号：CN107845683B

公开(公告)日：2021-03-12

申请号：CN201710120963.9

申请日：2017-03-02

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  古川大

IPC: H01L29/78 ,  H01L29/16

Abstract: 本发明的实施方式提供一种能够使可靠性提高的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；栅电极；第1导电型的第1碳化硅区域，设于第1电极与第2电极之间；第1导电型的第2碳化硅区域，设于第1电极与第1碳化硅区域之间，且第1导电型杂质的杂质浓度高于第1碳化硅区域；第2导电型的第3碳化硅区域，设于第1电极与第2碳化硅区域之间；第1导电型的第4碳化硅区域，设于第1电极与第3碳化硅区域之间；第1导电型的第5碳化硅区域，设于栅电极与第2碳化硅区域之间；第1导电型的第6碳化硅区域，设于第1电极与第2碳化硅区域之间，并与第1电极接触；以及栅绝缘层，设于栅电极与第3碳化硅区域以及第5碳化硅区域之间。

公开(公告)号：CN105280724A

公开(公告)日：2016-01-27

申请号：CN201410577594.2

申请日：2014-10-24

Applicant: 株式会社东芝

Inventor： 堀阳一 ,  野田隆夫 ,  大田刚志

IPC: H01L29/872 ,  H01L29/06

CPC classification number: H01L29/872 ,  H01L23/482 ,  H01L23/4824 ,  H01L23/4827 ,  H01L24/05 ,  H01L24/48 ,  H01L24/49 ,  H01L29/0619 ,  H01L29/1608 ,  H01L2224/04042 ,  H01L2224/4813 ,  H01L2224/4846 ,  H01L2224/4847 ,  H01L2224/491 ,  H01L2924/00014 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明的实施方式提供一种抑制阳极电极与二极管的密接力下降、抑制二极管的浪涌耐受量下降的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；第1导电型的第1半导体区域，设在上述第1电极与上述第2电极之间，与上述第1电极接触；第2导电型的第2半导体区域，有选择地设在上述第1半导体区域与上述第2电极之间；接触区域，设在上述第2半导体区域与上述第2电极之间，与上述第2半导体区域及上述第2电极接触；多个第2导电型的第3半导体区域，设在上述第2电极与上述第1半导体区域之间，与上述第2电极接触；以及配线，与上述第2电极接触，与上述第2电极的接合部分位于上述第3半导体区域的上方，不位于上述接触区域的上方。

公开(公告)号：CN103022098A

公开(公告)日：2013-04-03

申请号：CN201210071400.2

申请日：2012-03-16

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  三须伸一郎 ,  新井雅俊

IPC: H01L29/41

CPC classification number: H01L29/407 ,  H01L29/41741 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/47 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/8725

Abstract: 实施方式涉及的半导体器件具备：衬底；第1导通部；第2导通部；半导体部；第1电极部；第2电极部；第1绝缘部；及第2绝缘部。第1导通部在Z轴方向上延伸。第2导通部在Z轴方向上延伸，沿着X轴方向与第1导通部分离。半导体部设置在第1导通部和第2导通部之间。第1电极部在第1导通部和第2导通部之间于Z轴方向上延伸。第2电极部在第1电极部和第2导通部之间于Z轴方向延伸，与第1电极部分离。第1绝缘部设置在第1电极部和半导体部之间，在第1电极部的边界面的法线方向上具有第1厚度。第2绝缘部设置在第2电极部和半导体部之间，在第2电极部的边界面的法线方向上具有比第1厚度还厚的第2厚度。