公开(公告)号：CN1244160C

公开(公告)日：2006-03-01

申请号：CN03108615.2

申请日：2003-03-31

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  山口好广 ,  川口雄介 ,  中村和敏 ,  安原纪夫 ,  松下宪一 ,  帆玉信一 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/26586 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66712 ,  H01L29/7809

Abstract: 本发明提供一种保持低导通阻抗仍能降低栅漏间容量的半导体器件。本发明的功率MOSFET(1)，具有：在n+型低阻抗半导体衬底(10)上形成的n-型高阻抗外延层(50)；在n-型高阻抗外延层(50)的表面部分选择地形成的p型基极层(14)；在p型基极层(14)的表面部分选择地形成的n+型源极层(16)；在n-型高阻抗外延层(50)的表面部分，在p型基极层(14)之间，选择地形成的具有比n-型高阻抗外延层(50)高的杂质浓度的Njfet层(40)；隔着栅极绝缘膜(22)形成的栅电极(24)；及源电极(20)和漏电极(12)；在该功率MOSFET(1)中，将夹着Njfet层(40)的p型基极层(14)被配置成相互接近，以便从这些基极层(14)控制耗尽。

公开(公告)号：CN1374703A

公开(公告)日：2002-10-16

申请号：CN02106850.X

申请日：2002-03-06

Applicant: 株式会社东芝

Inventor： 铃木史人 ,  高桥仁 ,  新井晴辉 ,  山口好广

IPC: H01L29/70 ,  H01L21/33

CPC classification number: H01L29/66325 ,  H01L29/7394

Abstract: 半导体器件具备第1导电类型的衬底、第2导电类型的第1和第2半导体区域互相分开形成于衬底主表面上、第1导电类型的第3半导体区域在上述第1半导体区域上形成、和形成于第1与第3半导体区域之间且杂质浓度高于第1半导体区域的第4半导体区域、形成于衬底主表面上的第1、第2主电极和栅绝缘膜、以及至少在衬底上和衬底与第3半导体区域之间的第1半导体区域上形成的栅电极。第1主电极与第1和第3半导体区域连接。第2主电极与第2半导体区域电连接。

公开(公告)号：CN1228857C

公开(公告)日：2005-11-23

申请号：CN02106850.X

申请日：2002-03-06

Applicant: 株式会社东芝

Inventor： 铃木史人 ,  高桥仁 ,  新井晴辉 ,  山口好广

IPC: H01L29/70 ,  H01L21/33

CPC classification number: H01L29/66325 ,  H01L29/7394

Abstract: 半导体器件具备第1导电类型的衬底、第2导电类型的第1和第2半导体区域互相分开形成于衬底主表面上、第1导电类型的第3半导体区域在上述第1半导体区域上形成、和形成于第1与第3半导体区域之间且杂质浓度高于第1半导体区域的第4半导体区域、形成于衬底主表面上的第1、第2主电极和栅绝缘膜、以及至少在衬底上和衬底与第3半导体区域之间的第1半导体区域上形成的栅电极。第1主电极与第1和第3半导体区域连接。第2主电极与第2半导体区域电连接。

公开(公告)号：CN1449058A

公开(公告)日：2003-10-15

申请号：CN03108615.2

申请日：2003-03-31

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  山口好广 ,  川口雄介 ,  中村和敏 ,  安原纪夫 ,  松下宪一 ,  帆玉信一 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/26586 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66712 ,  H01L29/7809

Abstract: 本发明提供一种保持低导通阻抗仍能降低栅漏间容量的半导体器件。本发明的功率MOSFET(1)，具有：在n+型低阻抗半导体衬底(10)上形成的n－型高阻抗外延层(50)；在n－型高阻抗外延层(50)的表面部分选择地形成的p型基极层(14)；在p型基极层(14)的表面部分选择地形成的n+型源极层(16)；在n－型高阻抗外延层(50)的表面部分，在p型基极层(14)之间，选择地形成的具有比n－型高阻抗外延层(50)高的杂质浓度的Njfet层(40)；隔着栅极绝缘膜(22)形成的栅电极(24)；及源电极(20)和漏电极(12)；在该功率MOSFET(1)中，将夹着Njfet层(40)的p型基极层(14)被配置成相互接近，以便从这些基极层(14)控制耗尽。

公开(公告)号：CN100336231C

公开(公告)日：2007-09-05

申请号：CN200410048469.9

申请日：2004-06-10

Applicant: 株式会社东芝

Inventor： 山口好广 ,  中川明夫

IPC: H01L29/861

CPC classification number: H01L29/405 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/404 ,  H01L29/7811 ,  H01L29/8611

Abstract: 本发明提供一种高耐压半导体器件，较宽地确保电阻性场极板的间隙，且实现高耐压特性。将在衬底上的半导体层的表面区域形成的内侧的第一主电极和外侧的第二主电极，用电阻性场极板连接。该电阻性场极板包括：配置成包围第一主电极、且从第一主电极依次靠近第二主电极的多个旋转场极板；以及连接相邻的旋转场极板的连接场极板。在多个旋转场极板所产生的间隙上方，通过层间绝缘膜设置导电性场极板，当向第一及第二主电极间施加电压时，在与电阻性场极板之间形成电容。

公开(公告)号：CN1574400A

公开(公告)日：2005-02-02

申请号：CN200410048469.9

申请日：2004-06-10

Applicant: 株式会社东芝

Inventor： 山口好广 ,  中川明夫

IPC: H01L29/861

CPC classification number: H01L29/405 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/404 ,  H01L29/7811 ,  H01L29/8611

Abstract: 本发明提供一种高耐压半导体器件，较宽地确保电阻性场极板的间隙，且实现高耐压特性。将在衬底上的半导体层的表面区域形成的内侧的第一主电极和外侧的第二主电极，用电阻性场极板连接。该电阻性场极板包括：配置成包围第一主电极且从第一主电极依次靠近第二主电极的多个旋转场极板；以及连接相邻的旋转场极板的连接场极板。在多个旋转场极板所产生的间隙上方，通过层间绝缘膜设置导电性场极板，当向第一及第二主电极间施加电压时，在与电阻性场极板之间形成电容。