公开(公告)号：CN1244160C

公开(公告)日：2006-03-01

申请号：CN03108615.2

申请日：2003-03-31

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  山口好广 ,  川口雄介 ,  中村和敏 ,  安原纪夫 ,  松下宪一 ,  帆玉信一 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/26586 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66712 ,  H01L29/7809

Abstract: 本发明提供一种保持低导通阻抗仍能降低栅漏间容量的半导体器件。本发明的功率MOSFET(1)，具有：在n+型低阻抗半导体衬底(10)上形成的n-型高阻抗外延层(50)；在n-型高阻抗外延层(50)的表面部分选择地形成的p型基极层(14)；在p型基极层(14)的表面部分选择地形成的n+型源极层(16)；在n-型高阻抗外延层(50)的表面部分，在p型基极层(14)之间，选择地形成的具有比n-型高阻抗外延层(50)高的杂质浓度的Njfet层(40)；隔着栅极绝缘膜(22)形成的栅电极(24)；及源电极(20)和漏电极(12)；在该功率MOSFET(1)中，将夹着Njfet层(40)的p型基极层(14)被配置成相互接近，以便从这些基极层(14)控制耗尽。

公开(公告)号：CN1581486A

公开(公告)日：2005-02-16

申请号：CN200410055997.7

申请日：2004-08-04

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  川口雄介 ,  中川明夫

IPC: H01L27/04 ,  H01L27/10 ,  H01L29/78 ,  H01L29/739 ,  H01L21/8234

CPC classification number: H01L29/7813 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/267 ,  H01L29/42368 ,  H01L29/4933

Abstract: 本发明提供能提高开关特性的半导体器件及其制造方法。纵式MOSFET，在漏区(21)上形成基区(22)，在该基区中形成源区(23)。形成沟槽(24)，其从上述源区的表面贯穿该基区，深度至少到达漏区的附近。在沟槽的侧壁和底部形成栅绝缘膜(25)，栅电极(26)的至少一部分形成在沟槽内。上述基区的杂质浓度分布具有源区与基区的界面附近的第1峰值、及在基区与漏区的界面附近且低于上述第1峰值的第2峰值；由上述第1峰值决定阈值电压，由上述第2峰值决定基区的掺杂量。

公开(公告)号：CN105977295B

公开(公告)日：2019-10-18

申请号：CN201510541934.0

申请日：2015-08-28

Applicant: 株式会社东芝

Inventor： 川口雄介

IPC: H01L29/78 ,  H01L29/06

Abstract: 根据一个实施方式的半导体装置，包括：第一导电型的第一半导体区域；第一电极；第二电极；第三电极；第一绝缘区域；第二绝缘区域；第二导电型的第二半导体区域；所述第一导电型的第三半导体区域；所述第二导电型的第四半导体区域；以及第四电极。所述第二电极包括多个第一部分以及一个第二部分，所述第二部分在所述第二方向上位于所述多个第一部分与所述第一电极之间。所述第四半导体区域在所述第一方向上位于所述第二电极的相邻的第一部分之间。

公开(公告)号：CN1967875A

公开(公告)日：2007-05-23

申请号：CN200610149387.2

申请日：2006-11-16

Applicant: 株式会社东芝

Inventor： 远藤幸一 ,  佐藤久美子 ,  渡边君则 ,  安原纪夫 ,  末代知子 ,  川口雄介

IPC: H01L29/78

CPC classification number: H01L29/0847 ,  H01L29/0692 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/7835

Abstract: 在半导体衬底上隔着栅绝缘膜形成栅电极。以夹住该栅电极的方式在半导体衬底的表面上形成了扩散区。以电连接到扩散区上的方式在半导体衬底的表面上形成高电阻层，进而以电连接到该高电阻层上的方式在半导体衬底的表面上形成低电阻层，将漏电极连接到该低电阻层上。

公开(公告)号：CN1519954A

公开(公告)日：2004-08-11

申请号：CN200410003508.3

申请日：2004-02-02

Applicant: 株式会社东芝

Inventor： 川口雄介 ,  小野升太郎 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41741

Abstract: 本发明提供元件特性指标Ron·Qgd值小的并且雪崩耐量大的沟槽栅极型功率MOSFET。与本发明相关的半导体器件，以与现有的普通沟槽栅极型功率MOSFET相同的节距形成多列条形沟槽，并且在每隔1列或者2列的沟槽内形成栅极电极，在其余的沟槽内形成源极电极。

公开(公告)号：CN104752493B

公开(公告)日：2018-04-13

申请号：CN201510199727.1

申请日：2011-09-15

Applicant: 株式会社东芝

Inventor： 川口雄介

IPC: H01L29/06 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0626 ,  H01L29/0696 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/7805 ,  H01L29/7808

Abstract: 本发明提供功率用半导体器件，包括：包含纵式MOSFET的元件部和与元件部邻接的二极管部，该纵式MOSFET包括：第一导电型的第一半导体层；第一导电型的第二半导体层；第二导电型的第三半导体层；第一导电型的第四半导体层；第二导电型的第五半导体层；覆盖从第四半导体层或第五半导体层的表面起贯穿第三半导体层直到第二半导体层的多个沟槽的内表面的绝缘膜；邻接的沟槽以第一间隔设置；第一埋入导电层；第二埋入导电层；层间绝缘膜；第一主电极以及第二主电极，该二极管部包括第一半导体层至第三半导体层、第五半导体层、绝缘膜、第一埋入导电层及第二埋入导电层、层间绝缘膜以及第一主电极及第二主电极，邻接的沟槽以第二间隔设置。

公开(公告)号：CN102693983A

公开(公告)日：2012-09-26

申请号：CN201110301070.7

申请日：2011-08-31

Applicant: 株式会社东芝

Inventor： 川口雄介

IPC: H01L27/105

CPC classification number: H01L29/7813 ,  H01L29/405 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/66734 ,  H01L29/66787 ,  H01L29/7803

Abstract: 本发明的实施方式提供一种半导体装置，其具备：第一导电型的漏极层；从上述第一导电型的漏极层的表面直到内部地设置为沟槽状的第一导电型的漂移区域；从上述漂移区域的表面直到内部地设置为沟槽状的第二导电型的衬底区域；从上述衬底区域的表面直到内部地设置为沟槽状的第一导电型的源极区域；沿与上述漏极层的背面大致平行的方向、在从上述源极区域的一部分贯穿与上述源极区域的上述一部分邻接的衬底区域而到达上述漂移区域的一部分的第一沟槽内，隔着栅极绝缘膜而设置的栅极电极；在从上述漏极层的表面直到内部地设置的至少一个第二沟槽内，隔着第一绝缘膜而设置的第一电阻体层；与上述漏极层连接的漏极电极；以及与上述源极区域及上述衬底区域连接的源极电极。上述第一电阻体层与上述源极电极电连接。

公开(公告)号：CN102403317A

公开(公告)日：2012-04-04

申请号：CN201110066192.2

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 内原士 ,  川口雄介 ,  河村圭子 ,  筱原仁 ,  藤木世濑夫

IPC: H01L27/092 ,  H01L27/00

CPC classification number: H01L29/7813 ,  H01L21/823487 ,  H01L27/088 ,  H01L29/0626 ,  H01L29/0696 ,  H01L29/0886 ,  H01L29/1095 ,  H01L29/4238 ,  H01L29/66734 ,  H01L29/7808

Abstract: 半导体装置具备：第1导电型的漂移区域，从第1导电型的漏极层的表面到内部，有选择地被设于漏极层；第2导电型的基极区域，从漂移区域的表面到内部，有选择地被设于漂移区域；第1导电型的源极区域，从基极区域的表面到内部，有选择地被设于基极区域；沟槽状的门极电极，在相对于漏极层的主面大致平行的方向，从源极区域的一部分贯通邻接于源极区域的该一部分的基极区域，到达漂移区域的一部分；第2导电型的接触区域，包含有比基极区域的杂质浓度高的浓度的杂质，有选择地被设于漂移区域的表面；漏极电极，被连接于漏极层；源极电极，被连接于源极区域及接触区域，接触区域从漏极层侧朝向漂移区域延伸，与漏极层不接触。

公开(公告)号：CN1324716C

公开(公告)日：2007-07-04

申请号：CN200410005581.4

申请日：2004-02-18

Applicant: 株式会社东芝

Inventor： 中村和敏 ,  末代知子 ,  川口雄介 ,  中川明夫

IPC: H01L29/78 ,  H01L27/04

CPC classification number: H01L29/7835 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/7801

Abstract: 本发明提供一种降低了无效电流并且抑制了基板电流的半导体装置。半导体装置包括：具有主表面的硅基板(110)，硅基板(110)的主表面上设置的P型半导体层(130)，半导体层(130)与硅基板(110)之间设置的P型埋入层(140)，设置在硅基板(110)的周围、从半导体层(130)的表面到达埋入层(140)的P型第1连接区域(160)，半导体层(130)的表面设置的开关元件(10)，设置在比开关元件(10)更靠近连接区域(160)的半导体层(130)的表面上、耐压比开关元件(10)低的低耐压元件(20)。

公开(公告)号：CN1344032A

公开(公告)日：2002-04-10

申请号：CN01132928.9

申请日：2001-09-11

Applicant: 株式会社东芝

Inventor： 中村和敏 ,  川口雄介 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L27/0262 ,  H01L27/0266 ,  H01L29/7436 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 半导体器件具备:有选择地形成在有源层表面的基极层;有选择地形成在基极层表面的源极层;在有源层表面上离开上述基极层有选择地形成的阳极层;形成在用基极层和阳极层夹着的区域表面的漏极层;形成在用基极层和漏极层夹着的区域的表面的电阻层;经过栅绝缘膜形成在用源极层和有源层夹着的区域的上述基极层上的栅电极,在基极层和源极层的表面上形成源电极,在漏极层和阳极层的表面上形成漏电极。