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公开(公告)号：CN109585378B
公开(公告)日：2023-08-04
申请号：CN201810917483.X
申请日：2018-08-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 一种形成半导体器件的方法包括形成栅极堆叠件，其中，栅极堆叠件包括栅极电介质和位于栅极电介质上方的金属栅电极。在栅极堆叠件的相对侧上形成层间电介质。平坦化栅极堆叠件和层间电介质。该方法还包括在栅极堆叠件上形成抑制膜，其中，暴露层间电介质的至少部分；在层间电介质上选择性地沉积介电硬掩模，其中，抑制膜防止在其上形成介电硬掩模；并且进行蚀刻以去除栅极堆叠件的部分，其中，介电硬掩模用作相应的蚀刻掩模的部分。本发明的实施例还提供了切割金属栅极的方法和半导体器件。
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公开(公告)号：CN110957299A
公开(公告)日：2020-04-03
申请号：CN201910916829.9
申请日：2019-09-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
Abstract: 本发明的实施例提供了半导体结构及其形成方法。半导体结构包括半导体衬底；第一导电部件和第二导电部件，设置在半导体衬底上；以及交错的介电部件，插入在第一导电部件和第二导电部件之间。交错的介电部件包括相互交叉的第一介电层和第二介电层。第一介电层包括第一介电材料，并且第二介电层包括与第一介电材料不同的第二介电材料。
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公开(公告)号：CN110943043A
公开(公告)日：2020-03-31
申请号：CN201910904006.4
申请日：2019-09-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 半导体器件包括第一晶体管和第二晶体管。第一晶体管包括：第一源极和第一漏极，分隔开第一距离；第一半导体结构，设置在第一源极和第一漏极之间；第一栅电极，设置在第一半导体结构上方；以及第一介电结构，设置在第一栅电极上方。第一介电结构具有下部和上部，上部设置在下部上方并且比下部宽。第二晶体管包括：第二源极和第二漏极，分隔开第二距离，第二距离大于第一距离；第二半导体结构，设置在第二源极和第二漏极之间；第二栅电极，设置在第二半导体结构上方；以及第二介电结构，设置在第二栅电极上方。第二介电结构和第一介电结构具有不同的材料组分。本发明的实施例还涉及半导体器件的制造方法。
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公开(公告)号：CN110660661A
公开(公告)日：2020-01-07
申请号：CN201910572254.3
申请日：2019-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/306 , H01L21/66
Abstract: 一种半导体元件制造方法，在基板之上形成底层结构。在底层结构之上形成薄膜。测量薄膜的表面形貌，并将表面形貌存储为形貌数据。使用方向性蚀刻执行局部蚀刻，并扫描基板，使得薄膜的整个表面承受方向性蚀刻。根据形貌数据调整方向性蚀刻的电浆束强度。
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公开(公告)号：CN105280698B
公开(公告)日：2019-09-13
申请号：CN201410507489.1
申请日：2014-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供了垂直器件结构。本发明涉及具有在源极区和漏极区之间延伸的矩形垂直沟道条的垂直晶体管器件及其相关的形成方法。在一些实施例中，垂直晶体管器件包括设置在半导体衬底上方的源极区。具有一个或多个垂直沟道条的沟道区设置在源极区上方。一个或多个垂直沟道条的底面邻接源极区并且具有矩形形状(即，具有四条边的形状，具有不同长度的相邻边和四个直角)。栅极区位于源极区上方并且位于邻接垂直沟道条的位置处，漏极区设置在栅极区和垂直沟道条上方。垂直沟道条的矩形形状提供了具有更好性能和单元区域密度的垂直器件。
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Patent Agency Ranking
公开(公告)号：CN109585378A
公开(公告)日：2019-04-05
申请号：CN201810917483.X
申请日：2018-08-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 一种形成半导体器件的方法包括形成栅极堆叠件，其中，栅极堆叠件包括栅极电介质和位于栅极电介质上方的金属栅电极。在栅极堆叠件的相对侧上形成层间电介质。平坦化栅极堆叠件和层间电介质。该方法还包括在栅极堆叠件上形成抑制膜，其中，暴露层间电介质的至少部分；在层间电介质上选择性地沉积介电硬掩模，其中，抑制膜防止在其上形成介电硬掩模；并且进行蚀刻以去除栅极堆叠件的部分，其中，介电硬掩模用作相应的蚀刻掩模的部分。本发明的实施例还提供了切割金属栅极的方法和半导体器件。
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公开(公告)号：CN109427552A
公开(公告)日：2019-03-05
申请号：CN201711131821.9
申请日：2017-11-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/033
Abstract: 本公开一些实施例提供半导体装置的形成方法，包括提供基板以及基板上的图案化层，其中基板包含多个结构以接受处理制程；形成至少一开口于图案化层中，其中结构部分地露出于至少一开口中；进行方向性蚀刻，使至少一开口于第一方向中的尺寸扩大，以形成至少一扩大的开口；以及经由至少一扩大的开口对结构进行处理制程。
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公开(公告)号：CN106992155A
公开(公告)日：2017-07-28
申请号：CN201611217271.8
申请日：2016-12-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L21/28
CPC classification number: H01L21/823842 , H01L21/82345 , H01L27/092 , H01L29/0847 , H01L29/165 , H01L29/4966 , H01L29/518 , H01L29/7848 , H01L21/8238 , H01L21/28
Abstract: 本发明的实施例涉及具有直接设置在高k介电层上的功函数金属层的集成电路及相关的形成方法。在一些实施例中，通过在高k介电层上直接形成第一功函数金属层来形成集成电路。然后，图案化第一功函数金属层以留在第一器件区的第一栅极区内以及在第二器件区的第二栅极区内被去除。因此，使用高k介电层作为蚀刻停止层，直接在高k介电层上图案化第一功函数金属层，并且改进了图案化窗口。
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公开(公告)号：CN106711223A
公开(公告)日：2017-05-24
申请号：CN201610993908.6
申请日：2016-11-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/41791 , H01L21/823431 , H01L21/823468 , H01L21/823475 , H01L21/823481 , H01L23/535 , H01L27/0886 , H01L29/495 , H01L29/66545 , H01L29/78 , H01L29/785 , H01L29/66795
Abstract: 本揭示揭露一种半导体装置。此半导体装置包含：鳍片结构，其在基板上；第一源极/漏极特征，其安置于鳍片结构上；第一导电层，其直接安置于第一源极/漏极区上；第一栅极，其安置于鳍片结构上方；第一间隔件，其包含沿第一栅极的第一侧安置的第一部分及沿第一栅极的第二侧安置的第二部分，其中第一间隔件的第一部分具有实质上与第一栅极的顶部表面共面的顶部表面，且第一间隔件的第二部分具有面向第一间隔件的第一部分的侧壁；以及第二导电层，其安置于第一导电层上方且实体上接触间隔件的第一部分的顶部表面、第一栅极的顶部表面及第一间隔件的第二部分的侧壁。
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公开(公告)号：CN103367163B
公开(公告)日：2016-06-08
申请号：CN201210337912.9
申请日：2012-09-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/06 , H01L29/78
CPC classification number: H01L29/1041 , H01L21/26506 , H01L21/2658 , H01L29/1045 , H01L29/1608 , H01L29/66537 , H01L29/66545 , H01L29/66651 , H01L29/7833
Abstract: 在衬底上制造金属氧化物半导体场效应晶体管(MOSFET)器件的方法包括通过第一类型掺杂剂掺杂MOSFET器件的沟道区。通过第二类型掺杂剂在衬底中形成源极和漏极。在位于MOSFET器件的栅极下方的区域中实施选择性掺杂剂去活化。本发明还提供了栅极下方具有选择性掺杂剂去活化的MOSFET。
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