公开(公告)号：CN1941371A

公开(公告)日：2007-04-04

申请号：CN200610019886.X

申请日：2006-03-01

Applicant: 富士通株式会社

Inventor： 渡边健一

IPC: H01L27/04 ,  H01L21/822

Abstract: 本发明提供一种半导体器件及其制造方法，在该半导体器件中，衬底设置有第一布线层111、第一布线层111上的层间绝缘膜132、形成于层间绝缘膜中的孔112A、覆盖孔112A的第一金属层112、形成于孔112A内的第二金属层113、第一金属层112上的电介质绝缘膜135、以及电介质绝缘膜135上的第二布线层114－116，其中，第一金属层112构成下电极的至少一部分，第二布线层114－116面向下电极的区域构成上电极，并由下电极、电介质绝缘膜135和上电极P1构成电容器160。

公开(公告)号：CN1294653C

公开(公告)日：2007-01-10

申请号：CN03152398.6

申请日：2003-07-31

Applicant: 富士通株式会社

Inventor： 渡边健一

IPC: H01L23/52 ,  H01L21/768 ,  H01L21/3205

CPC classification number: H01L21/76877 ,  H01L21/76804 ,  H01L21/76843 ,  H01L23/481 ,  H01L23/485 ,  H01L23/522 ,  H01L23/5226 ,  H01L23/5227 ,  H01L23/528 ,  H01L23/5283 ,  H01L23/53204 ,  H01L23/53223 ,  H01L23/53228 ,  H01L23/53266 ,  H01L23/5329 ,  H01L23/53295 ,  H01L23/562 ,  H01L23/58 ,  H01L23/585 ,  H01L29/0607 ,  H01L29/0611 ,  H01L29/0619 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种半导体装置及其制造方法，该半导体装置具有将导体埋入形成在绝缘膜上的孔状图形和槽状图形中的结构，可以防止埋入导体的埋入不良和随之而来的绝缘膜的龟裂。该半导体装置包括：形成在基板上、至少在表面侧埋入有配线层的绝缘膜；形成在该绝缘膜上的绝缘膜；形成在配线层上的绝缘膜上、具有孔状通路和向直角方向弯曲的槽状图形的槽状通路；填充到孔状通路及槽状通路内的埋入导体，槽状通路的宽度小于孔状通路的宽度。

公开(公告)号：CN100341135C

公开(公告)日：2007-10-03

申请号：CN03825892.7

申请日：2003-03-28

Applicant: 富士通株式会社

Inventor： 渡边健一

IPC: H01L21/768

Abstract: 提供一种可以抑制铜布线中的空隙的生长的半导体装置。该半导体装置具有：半导体基板；形成于所述半导体基板上方的绝缘层；第1镶嵌布线，其被嵌入所述绝缘层中，包括限定底面和侧面并在内侧限定第1中空部的阻挡金属层、配置在该第1中空部内并在内侧限定第2中空部的铜布线层、配置在该第2中空部内并与所述阻挡金属层分离的辅助阻挡金属层；配置在所述第1镶嵌布线和绝缘层上的绝缘性防止铜扩散膜。

公开(公告)号：CN1800972A

公开(公告)日：2006-07-12

申请号：CN200510128564.4

申请日：2003-03-04

Applicant: 富士通株式会社

Inventor： 渡边健一 ,  河野通有 ,  難波浩司 ,  助川和雄 ,  长谷川巧 ,  泽田丰治 ,  三谷纯一

IPC: G03F1/00 ,  H01L21/00

Abstract: 提供一种相移掩膜，其中包括：形成在透明基片上的相移膜；以及形成在该透明基片的划线区域中的遮光膜的相移掩膜，其中由所述划线区域所包围的区域包括要形成集成电路部分的集成电路区域，以及要形成在所述集成电路部分的外围的外围边缘部分的外围边缘区域，以及所述遮光膜至少形成在一部分所述外围边缘区域和所述集成电路区域中。该相移掩膜用于制造具有防潮性能的半导体器件。

公开(公告)号：CN1231960C

公开(公告)日：2005-12-14

申请号：CN02106180.7

申请日：2002-04-08

Applicant: 富士通株式会社

Inventor： 渡边健一

IPC: H01L21/768 ,  H01L21/3205

CPC classification number: H01L24/03 ,  H01L21/76801 ,  H01L21/76802 ,  H01L21/76808 ,  H01L24/05 ,  H01L24/48 ,  H01L24/85 ,  H01L2224/02126 ,  H01L2224/02166 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05006 ,  H01L2224/05073 ,  H01L2224/05093 ,  H01L2224/05095 ,  H01L2224/05187 ,  H01L2224/05546 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/48453 ,  H01L2224/48463 ,  H01L2224/85 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01018 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01038 ,  H01L2924/0105 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/1306 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/01013 ,  H01L2224/78 ,  H01L2224/45099 ,  H01L2924/00

Abstract: 在半导体衬底上形成一层间绝缘膜。在层间绝缘膜上形成一内层绝缘膜。穿过层内膜形成一凹槽。凹槽具有一个焊盘部分和一个连着焊盘部分的布线部分。焊盘部分的宽度宽于布线部分的宽度。焊盘部分留有许多凸出区域。凸出区域以这样一种方式分布，即邻近布线区的凹槽区比率高于第二框形区的凹槽区比率，邻近布线区重叠于布线地区延伸进焊盘地区的区域之上，且处在把焊盘部分的外边界线作为外边界线并具有第一宽度的第一框形区之内，而第二框形区则把第一框形区的内边界线作为外边界线并具有第二宽度。在凹槽中填充导电膜。

公开(公告)号：CN1682359A

公开(公告)日：2005-10-12

申请号：CN03822224.8

申请日：2003-08-01

Applicant: 富士通株式会社

Inventor： 渡边健一 ,  池田雅延 ,  木村孝浩

IPC: H01L21/3205 ,  H01L21/768 ,  H01L21/82 ,  H01L27/04 ,  H01L21/60

CPC classification number: H01L21/76838 ,  H01L23/5329 ,  H01L24/03 ,  H01L24/05 ,  H01L24/45 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05093 ,  H01L2224/05095 ,  H01L2224/05096 ,  H01L2224/05546 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01019 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0105 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/13091 ,  H01L2924/30105 ,  H01L2924/00 ,  H01L2224/48 ,  H01L2924/01004

Abstract: 在用于将元件形成区域和外部进行电连接，附随元件形成区域来形成低介电常数绝缘膜的焊盘形成区域中，形成于焊盘形成区域的低介电常数绝缘膜中的作为通路的Cu膜，与元件形成区域的作为通路的Cu膜相比以高密度地配置，由此，防止内部应力发生时该应力偏向集中在通路中，可以避免由此引起的布线功能的劣化。

公开(公告)号：CN1484303A

公开(公告)日：2004-03-24

申请号：CN03152398.6

申请日：2003-07-31

Applicant: 富士通株式会社

Inventor： 渡边健一

IPC: H01L23/52 ,  H01L21/768 ,  H01L21/3205

CPC classification number: H01L21/76877 ,  H01L21/76804 ,  H01L21/76843 ,  H01L23/481 ,  H01L23/485 ,  H01L23/522 ,  H01L23/5226 ,  H01L23/5227 ,  H01L23/528 ,  H01L23/5283 ,  H01L23/53204 ,  H01L23/53223 ,  H01L23/53228 ,  H01L23/53266 ,  H01L23/5329 ,  H01L23/53295 ,  H01L23/562 ,  H01L23/58 ,  H01L23/585 ,  H01L29/0607 ,  H01L29/0611 ,  H01L29/0619 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种半导体装置及其制造方法，该半导体装置具有将导体埋入形成在绝缘膜上的孔状图形和槽状图形中的结构，可以防止埋入导体的埋入不良和随之而来的绝缘膜的龟裂。该半导体装置包括：形成在基板上、至少在表面侧埋入有配线层的绝缘膜；形成在该绝缘膜上的绝缘膜；形成在配线层上的绝缘膜上、具有孔状通路和向直角方向弯曲的槽状图形的槽状通路；填充到孔状通路及槽状通路内的埋入导体，槽状通路的宽度小于孔状通路的宽度。

公开(公告)号：CN1404135A

公开(公告)日：2003-03-19

申请号：CN02106180.7

申请日：2002-04-08

Applicant: 富士通株式会社

Inventor： 渡边健一

IPC: H01L21/768 ,  H01L21/3205

CPC classification number: H01L24/03 ,  H01L21/76801 ,  H01L21/76802 ,  H01L21/76808 ,  H01L24/05 ,  H01L24/48 ,  H01L24/85 ,  H01L2224/02126 ,  H01L2224/02166 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05006 ,  H01L2224/05073 ,  H01L2224/05093 ,  H01L2224/05095 ,  H01L2224/05187 ,  H01L2224/05546 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/48453 ,  H01L2224/48463 ,  H01L2224/85 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01018 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01038 ,  H01L2924/0105 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/1306 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/01013 ,  H01L2224/78 ,  H01L2224/45099 ,  H01L2924/00

Abstract: 在半导体衬底上形成一层间绝缘膜。在层间绝缘膜上形成一内层绝缘膜。穿过层内膜形成一凹槽。凹槽具有一个焊盘部分和一个连着焊盘部分的布线部分。焊盘部分的宽度宽于布线部分的宽度。焊盘部分留有许多凸出区域。凸出区域以这样一种方式分布，即邻近布线区的凹槽区比率高于第二框形区的凹槽区比率，邻近布线区重叠于布线地区延伸进焊盘地区的区域之上，且处在把焊盘部分的外边界线作为外边界线并具有第一宽度的第一框形区之内，而第二框形区则把第一框形区的内边界线作为外边界线并具有第二宽度。在凹槽中填充导电膜。

公开(公告)号：CN101207108A

公开(公告)日：2008-06-25

申请号：CN200710167851.5

申请日：2007-10-26

Applicant: 富士通株式会社

Inventor： 渡边健一 ,  中村友二 ,  大冢敏志

IPC: H01L23/522

CPC classification number: H01L23/481 ,  H01L23/522 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种具有多层互连结构的半导体器件，多层互连结构至少包括第一互连层和该第一互连层上的第二互连层，第一互连层包括嵌入在第一层间绝缘膜中并构成互连图案的一部分的第一导体图案以及嵌入在第一层间绝缘膜中的第二导体图案，第二互连层包括嵌入在第二层间绝缘膜中并构成所述互连图案的一部分的第三导体图案，第三导体图案具有在与第三导体图案相同的层中延伸的延伸部，第三导体图案通过第一通路塞在延伸部的第一区域与第一导体图案电连接，延伸部通过比第一通路塞的直径小的第二通路塞在相对于第一区域更远或更近第三导体图案的第二区域与第二导体图案接触，该第三导体图案的延伸部、该第一通路塞和第二通路塞与第二层间绝缘膜构成双镶嵌结构。

公开(公告)号：CN1329982C

公开(公告)日：2007-08-01

申请号：CN03119849.X

申请日：2003-03-04

Applicant: 富士通株式会社

Inventor： 渡边健一 ,  河野通有 ,  難波浩司 ,  助川和雄 ,  长谷川巧 ,  泽田丰治 ,  三谷纯一

IPC: H01L23/52 ,  H01L21/768 ,  H01L21/28 ,  H01L21/027

Abstract: 提供一个主壁面部分以包围集成电路部分。“L”形状的副壁面部分被提供在主壁面部分和集成电路部分的每个边角之间。因此，即使由于热处理等原因导致应力集中，该应力被分散到主壁面部分和副壁面部分中，从而与现有技术相比不容易出现层面之间的剥离和裂缝。另外，即使在边角处出现裂缝等情况，则当主壁面部分和副壁面部分相互接合时，来自外部的潮气也不容易进入该集成电路部分。因此，可以保证极高的防潮性。